| 主权项 |
1.一种虚拟通道DRAM之通道驱动电路,包含了以下元件:多数分别包含着第一组到第四组单位通道单元的N通道区块单元,而这些单位通道单元里面有多数的L一般通道暂存器和多数的M重复通道暂存器利用一条传送读、写资料之区域资料滙流排共同地相连结;第一组到第四组资料输出入滙流排连接器,各自在第一组到第四组单位通道单元的区域资料滙流排和全域资料滙流排之间连结着;且有一通道控制单元以选择性地控制第一组到第四组通道之一般通道暂存器与重复通道暂存器;第一组到第四组的资料滙流排感测放大器单元,为了感应在正常读取的动作和重设的动作中输入的资料,各自在全域资料滙流排和全域资料读取滙流排之间连结着;以及第一组到第四组的写入驱动单元,为了驱动输入的资料,各自在全域资料滙流排和全域资料写入滙流排之间连结着。2.如申请专利范围第1项之虚拟通道DRAM之通道驱动电路,其中一般通道暂存器的数量有128组。3.如申请专利范围第1项之虚拟通道DRAM之通道驱动电路,其中重复通道暂存器的数量有4组。4.如申请专利范围第1项之虚拟通道DRAM之通道驱动电路,其中通道区块单元的数量为16组。5.如申请专利范围第1项之虚拟通道DRAM之通道驱动电路,其中一般通道暂存器和重复通道暂存器各自包含了以下元件:一个用来做为感应和储存资料的感应储存单元:一个最初的资料传送单元,用来将要输入的资料信号根据第一组控制信号来决定输入信号到感应和储存单元的第一组资料传送单元;以及一个第二资料传送单元根据第二组控制信号和纵列选择信号来决定输出在感应储存单元中感应到的资料。6.如申请专利范围第5项之虚拟通道DRAM之通道驱动电路,其中一般感应和储存单元包含了以下元件:一个最初的反相器,反相器包含了在电压电源供应线路和电压接地供应线之间的一个PMOS电晶体和一个NMOS电晶体;以及第二个反相器和第一个反相器之间是以十字交叉的结构相连着,反相器包含了在电压电源供应线路和接地电压供应线之间的一个PMOS电晶体和一个NMOS电晶体。7.如申请专利范围第5项之虚拟通道DRAM之通道驱动电路,其中最前面的资料传送单元都包含着NMOS电晶体。8.如申请专利范围第5项之虚拟通道DRAM之通道驱动电路,其中第二组资料传送单元包含了以下元件:根据第二组控制信号决定交换与否的NMOS电晶体;以及根据纵列选择信号决定交换与否的NMOS电晶体。9.如申请专利范围第1项之虚拟通道DRAM之通道驱动电路,其中写入驱动单元各自包含了以下元件:当资料滙流排快闪栅栏的信号处于第一的电位状态时,一组差动放大单元被用来将二组输入到第一和第二输出点的信号差动放大输出;一组最前面的输出单元根据来自差动放大单元最初输出点的信号,输出一组低电位或高电位的信号到最前面的输出末端;第二组输出单元根据来自差动放大单元的第二组输出点信号的信号,输出一组低电位或高电置的信号到第二组输出末端;以及当资料滙流排快闪栅栏信号处于第二电位的状态,事先摄取和等化单元为了预充电和等化来自于往电压电源的差动放大单元中第一和第二输出点的电位。10.如申请专利范围第9项之虚拟通道DRAM之通道驱动电路,其中的第一电位状态是逻辑上的高状态而第二电位状态则是逻辑上的低状态。11.如申请专利范围第9项之虚拟通道DRAM之通道驱动电路,其中差动放大单元是种有十字交叉结构之CMOS类型差动放大器。12.如申请专利范围第9项之虚拟通道DRAM之通道驱动电路,其中第一组输出单元包含了以下元件:第一组反相器,将来自第一组输出点的信号转化反流;以及第一组NMOS电晶体,当来自第一组反相器的信号为高电位的时候,利用连接第一组输出末端到接地电压将电位释放。13.如申请专利范围第9项之虚拟通道DRAM之通道驱动电路,其中第二输出单元包含了以下元件:第二组反相器,将来自第二输出点的信号转化反流;以及第二组NMOS电晶体,当来自第二组反相器的信号为高电位的时候,利用连接第二组输出末端到接地电压将电位释放。14.如申请专利范围第9项之虚拟通道DRAM之通道驱动电路,其中预充电及等化单元包含了以下元件:第一组PMOS电晶体,根据资料滙流排快闪栅栏信号的状态决定供应电压电源到第一组输出点;第二组PMOS电晶体,根据资料滙流排快闪栅栏信号的状态决定供应电压电源到第而组输出点;以及第三组PMOS电晶体,根据资料滙流排快闪栅栏信号的状态,将来自第一和第二输出点输出点的信号等化。15.如申请专利范围第1项之虚拟通道DRAM之通道驱动电路,其中资料滙流排感测放大器单元各自包含了以下元件:一组预充电及等化单元,根据资料滙流排预充电的信号,将全域滙流排线路的信号预充电和等化之后转化成电压电源;一组连结单元,连结到用来做为接收资料滙流排预充电信号的预充电等化单元的末端;一组最前面的缓冲单元,这组单元用途为根据启动资料写入信号和全域资料写入快闪栅栏的信号,各自将资料放置于缓冲区并将输入的写入资料和资料写入快闪信号输出;一组拴锁单元,用途是将来自于最前面缓冲单元的输出信号暂时拴锁住;以及第二组缓冲单元,用途为将来自于拴锁单元要输出的信号放置于缓,并输出缓冲区中放置的信号输出到全域资料读取滙流排的线路上。16.一种虚拟通道DRAM之通道.驱动电路,包含了以下元件:多数的通道区块单元各自包含了第一到第四组单位通道单元,而这些单元内L/2的一般通道暂存器和M/2的重复通道暂存器各自利用一条区域资料滙流排连续地连结着;第一个到第八个资料输出入滙流排连接器在第一与第二单位通道单元的区域资料滙流排和第一到第八个全域资料滙流排之间各自连结着;而且,有一个通道控制单元来选择性地控制第一到第四组单位通道单元的一般通道暂存器与重复通道暂存器;第一到第八个资料滙流排感测放大器单元,为了在一般读取的动作和剩余的动作中能够感应输入的资料,在第一到第八个全域资料滙流排和全域资料读取滙流排之间一个接着一个连结着;以及,第一个到第八个写入驱动器单元,分别连接于第一到第八全域资料滙流排与全域资料读取滙流排之间,以在一写入操作中驱动输入资料。17.如申请专利范围第16项之虚拟通道DRAM之通道驱动电路,其中一般通道暂存器的数量L为128组。18.如申请专利范围第16项之虚拟通道DRAM之通道驱动电路,其中重复通道暂存器的数量为4组。19.如申请专利范围第16项之虚拟通道DRAM之通道驱动电路,其中通道区块单元的数量为16组。20.如申请专利范围第16项之虚拟通道DRAM之通道驱动电路,其中一般通道暂存器和重复通道暂存器各自包含了以下元件:一组用途为感应和储存资料的感应储存单元;最前面的资料传送单元,用途为根据最前面控制的信号将输入的资料信号输入到感应和储存单元;以及第二组资料传送单元,用途为根据第二组控制信号和纵列选择信号,将感应和储存单元中所感应到的资料输出。21.如申请专利范围第20项之虚拟通道DRAM之通道驱动电路,其中感应和储存单元包含了以下元件:一组最前面的反相器,是由在电压电源供应线和接地电压供应线之间的一组PMOS电晶体和一组NMOS电晶体所组成;而且第二组反相器和第一组反相器之间有个十字交叉的结构而且是由处于电压电源供应线和接地电压供应线之间的一组PMOS电晶体和一组NMOS电晶体所组成。22.如申请专利范围第20项之虚拟通道DRAM之通道驱动电路,其中第一组资料传送单元包含了NMOS电晶体。23.如申请专利范围第20项之虚拟通道DRAM之通道驱动电路,其中第二组资料传送单元包含了以下元件:NMOS电晶体会根据第二组控制信号来做信号的切换;以及会根据纵列选择信号切换的NMOS电晶体。24.如申请专利范围第16项之虚拟通道DRAM之通道驱动电路,其中写入驱动单元各自包含了以下元件:一组差动放大单元,用途为当资料滙流排快闪栅栏信号处于第一电位状态时,将二组输出到第一和第二输出点的信号差动放大后再输出;一组最前面的输出单元,用途为根据来自差动放大单元最前面输出点的信号,将一组低或高的信号输出到最前面输出的末端;第二组输出单元,用途为根据来自差动放大单元第二输出点的信号,将才组低获高的信号输出到第二组输出的末端;以及一组预充电及等化单元,用途为当资料滙流排快闪栅栏处于第二电位状态时,将差动放大单元的第一和第二输出点的电位预充电和等化之后,再输出到电压电源。25.如申请专利范围第24项之虚拟通道DRAM之通道驱动电路,其中的第一电位状态是逻辑上的高状态而第二电位状态则是逻辑上的低状态。26.如申请专利范围第24项之虚拟通道DRAM之通道驱动电路,其中的差动放大单元是拥有十字交叉结构的CMOS类型差动放大器。27.如申请专利范围第25项之虚拟通道DRAM之通道驱动电路,其中第一组输出单元包含了以下元件:一组最前面的反相器,用途为将来自于最前面输出点的信号转化反流;以及一组最前面的NMOS电晶体,用途为当来自于最前面反相器的输出信号处于高的状态时,将最前面输出末端的电位藉由输往电源接地来释放电位。28.如申请专利范围第25项之虚拟通道DRAM之通道驱动电路,其中的第二输出单元包含了以下元件:第二组反相器用途为将来自于第二输出点的信号转化反流;以及第二组NMOS电晶体,用途为当来自于第二组反相器的输出信号处于高的状态时,将第二组输出末端的电位藉由输往电源接地来释放电位。29.如申请专利范围第25项之虚拟通道DRAM之通道驱动电路,其中的预充电及等化单元包含了以下元件:一组最前面的PMOS电晶体,根据资料滙流排快闪栅栏的信号来供应电压电源到第一组输出点;一组最前面的PMOS电晶体用途为根据资料滙流排快闪栅栏的信号供应第一输出点电压电源;第二组PMOS电晶体用途为根据资料滙流排快闪栅栏的信号供应第二输出点电压电源;以及第三组PMOS电晶体用途为根据资料滙流排快闪栅栏的信号将来自第一和第二输出点的信号等化。30.如申请专利范围第16项之虚拟通道DRAM之通道驱动电路,其中的资料滙流排感测放大器单元各自包含了以下元件:一组预充电及等化单元,用途为根据资料滙流排预充电信号,将全域滙流排线路的信号预充电和等化处理后,再输入到电压电源;一组连结单元,为了接收资料滙流排预充电的信号而连结到预充电及等化单元的末端;一组最前面的缓冲单元,用途为根据资料写入启动信号和全域资料写入快闪栅栏信号,各自将被输入要写入的资料和资料写入栅栏信号暂时放置缓冲区和输出;一组拴锁单元,用途为将来自于最前面缓冲单元的输出信号做暂时性的拴锁滞留;以及第二组缓冲单元,用途为将来自拴锁单元的输出资料暂时放置在缓冲区中并将放置在缓冲区中的信号输出到全域资料读取滙流排的线路上。图式简单说明:第1图(先前技术)系用来做昨对传统虚拟通道DRAM之通道结构举例说明的概图;第2图系用来对依照本发明之虚拟通道DRAM之通道结构举例说明的示意图;第3图系本发明另外一个具体实例,用来做为对虚拟通道DRAM之通道结构举例说明的示意图;第4图系第2图和第3图中提到通道单元的通道暂存器之电路图;第5图系第2图和第3图中提到写入驱动单元之电路图;以及第6图系第2图和第3图中提到资料滙流排感测放大器单元之电路图。 |
