| 主权项 |
1.一种用于执行一非直接近跳跃运算之微处理器,其系包括:成对运算转译逻辑,其系用以接收一非直接近跳跃巨集指令以及产生一载入-跳跃微指令,其中该载入-跳跃微指令系可指引一微处理器中之复数个管线阶层以执行该非直接近跳跃运算;载入逻辑,其系耦接至该成对运算转译逻辑,该载入逻辑系用来接收该载入-跳跃微指令以及自记忆体中撷取一补偿値,其中该补偿値系可用来指引一跳跃目标,而该跳跃目标则系与对应该非直接近跳跃巨集指令之一指令位址相关;以及执行逻辑,其系耦接至该载入逻辑,该执行逻辑系用来接收该补偿値以及使用该指令位址与该补偿値来产生由该跳跃目标所载明之一目标位址以供近跳跃运算之用。2.如申请专利范围第1项所述之微处理器,其中该载入-跳跃微指令系指引该载入逻辑以撷取该补偿値,并指引该执行逻辑以产生该目标位址。3.如申请专利范围第1项所述之微处理器,其中该载入逻辑系包括该些管线阶层中之一第一阶层,而该执行逻辑系包括该些管线阶层中之一第二阶层,其中该第二阶层系于该第一阶层之后。4.如申请专利范围第3项所述之微处理器,其中该载入-跳跃微指令系于一单一循环内透过该些管线阶层的该第一阶层所进行。5.如申请专利范围第3项所述之微处理器,其中该载入-跳跃微指令系于一单一循环内透过该些管线阶层的该第二阶层所进行。6.如申请专利范围第5项所述之微处理器,其中该第一阶层系将该补偿値与该载入-跳跃微指令递送至该第二阶层以产生该目标位址。7.如申请专利范围第1项所述之微处理器,其中该非直接近跳跃巨集指令系包括一x86非直接近跳跃巨集指令。8.如申请专利范围第1项所述之微处理器,其中该补偿値之一记忆体位址系储存于该微处理器内之一暂存器中,且该非直接近跳跃巨集指令系载明该暂存器。9.一种于一微处理器中执行一非直接近跳跃巨集指令之装置,其系包括:一成对运算转译器,其系用来将非直接近跳跃巨集指令转译成为一载入-跳跃微指令,该载入-跳跃微指令可指引微处理器执行两个运算,其中该两个运算系由微处理器中两相继之阶层所执行,而该两相继之阶层更具有:一储存阶层,其系用来执行该两个运算中之第一运算,其中该第一运算系包括自记忆体之一位置中撷取补偿値资料;以及一执行阶层,其系耦接至该载入阶层,该执行阶层系用来执行该两个运算中之第二运算,其中该第二运算系包括接收该补偿値资料,并利用该补偿値资料与一相对应于非直接近跳跃巨集指令之一指令指标来产生一跳跃目标位址。10.如申请专利范围第9项所述之装置,其中微处理器中该执行阶层系在该载入阶层之后。11.如申请专利范围第10项所述之装置,其中该载入-跳跃微指令系于一单一管线循环内透过该载入阶层所进行。12.如申请专利范围第10项所述之装置,其中该载入-跳跃微指令系于一单一管线循环内透过该执行阶层所进行。13.如申请专利范围第9项所述之装置,其中该载入阶层系将该补偿値资料与该载入-跳跃微指令递送至该执行阶层以产生该跳跃目标位址。14.如申请专利范围第9项所述之装置,其中该非直接近跳跃巨集指令系包括一x86非直接近跳跃巨集指令。15.如申请专利范围第9项所述之装置,其中该位置系由微处理器内之一暂存器所提供,且非直接近跳跃巨集指令系载明该暂存器。16.一于一管线化微处理器内执行一非直接近跳跃运算之机构,其系包括:一载入-跳跃微指令,其系相应于由转译逻辑所接收和转译之一非直接近跳跃巨集指令;以及载入逻辑,其系用来接收该载入-跳跃微指令,并自一记忆体位置撷取补偿値资料,以及于管线化微处理器之后续阶层中提供该补偿値资料给执行逻辑,其中该执行逻辑系于一单一管线循环中产生一目标位址以供非直接近跳跃运算之用。17.如申请专利范围第16项所述之机构,其中该载入-跳跃微指令系指引该载入逻辑以撷取该补偿値资料,以及指引该执行逻辑以产生该目标位址。18.如申请专利范围第16项所述之机构,其中该载入-跳跃微指令系于一单一管线循环内之该载入阶层中进行。19.如申请专利范围第16项所述之机构,其中该非直接近跳跃巨集指令系包括一x86非直接近跳跃巨集指令。20.如申请专利范围第16项所述之机构,其中该记忆体位置系储存于一暂存器中,而其中该非直接近跳跃巨集指令系载明该暂存器。图式简单说明:图一系为习知技术之管线化微处理器的管线阶层方块示意图。图二之表格系记录了图一中微处理器所执行之一非直接进跳跃指令。图三系为本发明之微处理器于成对载入-跳跃运算时之方块示意图。图四之表格系记录了图三中微处理器所执行之一非直接进跳跃指令。 |
