| 主权项 |
1.一种泛用逻辑模组,包括: 一第一反相器,具有一输入端连接至一第一节点; 一第二节点,连接至上述第一反相器之一输出端; 一第二反相器,具有一输入端连接至一第三节点; 一第三反相器,具有一输入端连接至一第四节点; 一第一传输闸,具有一输入端连接至上述第一反相 器之输出端,一第一控制输入端连接至上述第四节 点,以及一第二控制输入端连接至上述第三反相器 之一输出端; 一第二传输闸,具有一输入端连接至上述第二反相 器之输出端,一第一控制输入端连接至上述第三反 相器之输出端,以及一第二控制输入端连接至上述 第四节点;以及 一第五节点,连接至上述第一传输闸之一输出端, 及上述第二传输闸之一输出端。 2.如申请专利第1项所述之泛用逻辑模组,其中藉由 连接上述第一节点至一逻辑"0",且设置上述第二节 点为一非连接状态,以形成一NAND电路,而上述NAND电 路以上述第三节点及第四节点作为输入端,且上述 第五节点作为一输出端。 3.如申请专利第1项所述之泛用逻辑模组,其中藉由 连接上述第三节点至一逻辑"1",且设置上述第二节 点为一非连接状态,以形成一NOR电路,而上述NOR电 路以上述第一节点及第四节点作为输入端,且上述 第五节点作为一输出端。 4.如申请专利第1项所述之泛用逻辑模组,其中藉由 连接上述第二节点至上述第三节点,以形成一EXNOR 电路,而上述EXNOR电路上述第一节点及第四节点作 为输入端,且上述第五节点作为一输出端。 5.如申请专利第1项所述之泛用逻辑模组,更包括一 第六节点,连接至上述第二反相器之一输出端。 6.如申请专利第5项所述之泛用逻辑模组,其中藉由 连接上述第一节点至上述第六节点,且设置上述第 二节点为一非连接状态,以形成一EXOR电路,而上述 EXOR电路以上述第三节点及第四节点作为输入端, 且上述第五节点作为一输出端。 7.一种单元,包括: (A)一第一泛用逻辑模组,包括: 一第一反相器,具有一输入端连接至一第一节点; 一第二节点,连接至上述第一反相器之一输出端; 一第二反相器,具有一输入端连接至一第三节点; 一第三反相器,具有一输入端连接至一第四节点; 一第一传输闸,具有一输入端连接至上述第一反相 器之输出端,一第一控制输入端连接至上述第四节 点,以及一第二控制输入端连接至上述第三反相器 之一输出端; 一第二传输闸,具有一输入端连接至上述第二反相 器之输出端,一第一控制输入端连接至上述第三反 相器之输出端,以及一第二控制输入端连接至上述 第四节点;以及 一第五节点,连接至上述第一传输闸之一输出端, 及上述第二传输闸之一输出端; (B)一第二泛用逻辑模组,包括: 一第四反相器,具有一输入端连接至一第七节点, 及一输出端连接至一第八节点;以及 (C)一第三泛用逻辑模组,包括: 一第五反相器,具有一输入端连接至一第十一节点 ; 一第三传输闸,具有一输入端连接至上述第九节点 ,一第一控制输入端连接至上述第十一节点,以及 一第二控制输入端连接至上述第五反相器之一输 出端; 一第四传输闸,具有一输入端连接至上述第十节点 ,一第一控制输入端连接至上述第五反相器之输出 端,以及一第二控制输入端连接至上述第十一节点 ; 一第六反相器,具有一输入端连接至上述第三传输 闸之一输出端,及上述第四传输闸之一输出端;以 及 一第十二节点,连接至上述第六反相器之一输出端 。 8.如申请专利第7项所述之单元,其中上述第一泛用 逻辑模组形成于一NAND电路中,上述NAND电路系藉由 连接上述第一节点至一逻辑"0",且设置上述第二节 点为一非连接状态而形成,而上述NAND电路以上述 第三节点及第四节点作为输入端,且上述第五节点 作为一输出端。 9.如申请专利第7项所述之单元,其中上述第一泛用 逻辑模组形成于一NOR电路中,上述NOR电路系藉由连 接上述第三节点至一逻辑"1",且设置上述第二节点 为一非连接状态而形成,而上述NOR电路以上述第一 节点及第四节点作为输入端,且上述第五节点作为 一输出端。 10.如申请专利第7项所述之单元,其中上述第一泛 用逻辑模组形成于一EXNOR电路中,上述EXNOR电路系 藉由连接上述第二节点至上述第三节点而形成,而 上述EXNOR电路以上述第一节点及第四节点作为输 入端,且上述第五节点作为一输出端。 11.如申请专利第7项所述之单元,其中上述第一泛 用逻辑模组更包括一第六节点,连接至上述第二反 相器之一输出端。 12.如申请专利第11项所述之单元,其中上述第一泛 用逻辑模组形成于一EXOR电路中,上述EXOR电路系藉 由连接上述第一节点至上述第六节点,且设置上述 第二节点为一非连接状态而形成,而EXOR电路以上 述第三节点及第四节点作为输入端,且上述第五节 点作为一输出端。 13.如申请专利第7项所述之单元,其中藉由设置上 述第一泛用逻辑模组之上述第二节点为非连接状 态,连接上述第一节点至一第一模组之上述第八节 点,以及连接上述第五节点至上述第一模组之上述 第七节点及一第二模组之上述第七节点,以形成一 栓锁电路,而上述栓锁电路以上述第一泛用逻辑模 组之上述第三节点作为一资料输入端,上述第四节 点作为一致能输入端,以及上述第八节点作为一输 出端;其中上述第一模组为一个上述第二泛用逻辑 模组,且上述第二模组为另一个上述第二泛用逻辑 模组。 14.如申请专利第7项所述之单元,其中藉由设置一 第一模组之上述第二节点为非连接状态,连接上述 第一模组之上述第一节点至一第二模组之上述第 二节点,连接上述第二模组之上述第三节点至一第 三模组之上述第八节点,连接上述第五节点至上述 第三模组之上述第七节点及一第四模组之上述第 七节点,以形成一正反器电路,而上述正反器电路 以上述第一模组之上述第三节点作为一资料输入 端,上述第一模组及第二模组之上述第四节点作为 致能输入端,以及上述第四模组之上述第八节点作 为一输出端;其中上述第一模组为一个上述第一泛 用逻辑模组,且上述第二模组为另一个上述第一泛 用逻辑模组,上述第三模组为一个上述第二泛用逻 辑模组,上述第四模组为另一上述第二泛用逻辑模 组。 15.如申请专利第7项所述之单元,其中上述第一泛 用逻辑模组、第二泛用逻辑模组及第三泛用逻辑 模组具有一2:2:1的比率。 16.一种泛用逻辑模组,包括: 一第一反相器,具有一输入端连接至一第一节点; 一第二反相器,具有一输入端连接至一第三节点; 一第六节点,连接至上述第二反相器之一输出端; 一第三反相器,具有一输入端连接至一第四节点; 一第一传输闸,具有一输入端连接至上述第一反相 器之一输出端,一第一控制输入端连接述第四节点 ,及一第二控制输入端连接至上述第三反相器之一 输出端; 一第二传输闸,具有一输入端连接至一第二反相器 之一输出端,一第一控制输入端连接至上述第三反 相器之输出端,及一第二控制输入端连接至上述第 四节点;以及 一第五节点,连接至上述第一传输闸之一输出端, 及上述第二传输闸之一输出端。 17.如申请专利第16项所述之泛用逻辑模组,其中藉 由连接上述第一节点至一逻辑"0",且设置上述第六 节点为一非连接状态,以形成一NAND电路,且上述NAND 电路以上述第三节点及第四节点作为输入端,且上 述第五节点作为一输出端。 18.如申请专利第16项所述之泛用逻辑模组,其中藉 由连接上述第三节点至一逻辑"1",且设置上述第六 节点为一非连接状态,以形成一NOR电路,且上述NOR 电路以上述第一节点及第四节点作为输入端,且上 述第五节点作为一输出端。 19.如申请专利第16项所述之泛用逻辑模组,更包括 一第二节点,连接至上述第一反相器之一输出端; 其中藉由连接上述第二节点至上述第三节点,及设 置上述第六节点为上述非连接状态,以形成一EXNOR 电路,且上述EXNOR电路以上述第一节点及第四节点 作为输入端,且上述第五节点作为一输出端。 20.如申请专利第16项所述之泛用逻辑模组,其中藉 由连接上述第一节点至上述第六节点,以形成一 EXOR电路,且上述EXOR电路以上述第三节点及第四节 点作为输入端,且上述第五节点作为一输出端。 21.一种单元,包括: (A)一第一泛用逻辑模组,包括: 一第一反相器,具有一输入端连接至一第一节点; 一第二反相器,具有一输入端连接至一第三节点; 一第六节点,连接至上述第二反相器之一输出端; 一第三反相器,具有一输入端连接至一第四节点; 一第一传输闸,具有一输入端连接至上述第一反相 器之一输出端,一第一控制输入端连接述第四节点 ,及一第二控制输入端连接至上述第三反相器之一 输出端; 一第二传输闸,具有一输入端连接至一第二反相器 之一输出端,一第一控制输入端连接至上述第三反 相器之输出端,及一第二控制输入端连接至上述第 四节点;以及 一第五节点,连接至上述第一传输闸之一输出端, 及上述第二传输闸之一输出端; (B)一第二泛用逻辑模组包括: 一第四反相器,具有一输入端连接至一第七节点, 及一输出端连接至一第八节点;以及 (C)一第三泛用逻辑模组包括: 一第五反相器,具有一输入端连接至一第十一节点 ; 一第三传输闸,具有一输入端连接至一第九节点, 一第一控制输入端连接至上述第十一节点,及一第 二控制输入端连接至上述第五反相器之一输出端; 一第四传输闸,具有一输入端连接至一第十节点, 一第一控制输入端连接至上述第五反相器之一输 出端,及一第二控制输入端连接至上述第十一节点 ; 一第六反相器,具有一输入端连接至一第三传输闸 之一输出端及上述第四传输闸之一输出端;以及 一第十二节点,连接至上述第六反相器之一输出端 。 22.如申请专利第21项所述之单元,其中上述第一泛 用逻辑模组形成于一NAND电路中,上述NAND电路系藉 由连接上述第一节点至一逻辑"0",且设置上述第六 节点为一非连接状态而形成,且上述NAND电路以上 述第三节点及第四节点作为输入端,且上述第五节 点作为一输出端。 23.如申请专利第21项所述之单元,其中上述第一泛 用逻辑模组形成于一NOR电路中,上述NOR电路系藉由 连接上述第三节点至一逻辑"1",且设置上述第六节 点为一非连接状态而形成,且上述NOR电路以上述第 一节点及第四节点作为输入端,且上述第五节点作 为一输出端。 24.如申请专利第21项所述之单元,更包括一第二节 点,连接至上述第一反相器之一输出端;其中上述 第一泛用逻辑模组形成于一EXNOR电路中,上述EXNOR 电路系藉由连接上述第二节点至上述第三节点而 形成,且上述EXNOR电路以上述第一节点及第四节点 作为输入端,且上述第五节点作为一输出端。 25.如申请专利第21项所述之单元,其中上述第一泛 用逻辑模组形成于一EXOR电路中,上述EXOR电路系藉 由连接上述第一节点至上述第六节点而形成,且上 述EXOR电路以上述第三节点及第四节点作为输入端 ,且上述第五节点作为一输出端。 26.如申请专利第21项所述之单元,其中一栓锁电路 系藉由设置上述第一泛用逻辑模组之上述第六节 点为一非连接状态,连接上述第一节点至一第一模 组之上述第八节点,连接上述第一泛用逻辑模组之 上述第五节点至上述第一模组之第七节点及一第 二模组之第七节点而形成,且上述栓锁电路以上述 第一泛用逻辑模组之上述第三节点作为一资料输 入端,上述第四节点作为一致能输入端,以及上述 第二模组之上述第八节点作为一输出端来形成;其 中上述第一模组为一上述第二泛用逻辑模组,上述 第二模组为另一上述第二泛用逻辑模组。 27.如申请专利第21项所述之单元,其中上述第一泛 用逻辑模组、第二泛用逻辑模组及第三泛用逻辑 模组具有一2:2:1的比率。 图式简单说明: 第1图,显示一传统泛用逻辑模组。 第2图为一电路图,表示第1图中使用之多工器的结 构。 第3图为一电路图,表示第1图中上述泛用逻辑模组 之结构。 第4A~4C图,显示一另一传统泛用逻辑模组。 第5图为一电路图,表示本发明第一实施例之一泛 用逻辑模组之结构。 第6图为一电路图,表示第5图中上述泛用逻辑模组 之结构的另一型态。 第7图为一电路图,表示第5图中上述泛用逻辑模组 之一另一型态。 第8图为一电路图,表示本发明第二实施例于一单 元中使用之一第二泛用逻辑模组的结构。 第9图为一电路图,表示本发明第二实施例于一单 元中使用之一第三泛用逻辑模组的结构。 第10图为一电路图,表示本发明之第三实施例之上 述单元的结构。 第11图为一示意图,表示使用第10图中所示之单元 构成之一NAND电路。 第12图为一示意图,表示使用第10图中所示之单元 构成之一NOR电路 第13图为一示意图,表示使用第10图中所示之单元 构成之一EXNOR电路。 第14图为一示意图,表示使用第10图中所示之单元 构成之一EXOR电路。 第15图为一示意图,表示使用第10图中所示之单元 构成之一资料栓锁电路。 第16图为一示意图,表示使用第10图中所示之单元 构成之一正反器电路。 第17图表示本发明第二实施例中上述单元之另一 型态的结构。 |
