| 摘要 |
메모리 유닛(100) 이 제공된다. 메모리 유닛은, 각각의 메모리 셀이 한 쌍의 비트 라인(130a, 130b)에 의해 데이터 입력/출력회로에 동작 가능하게 연결되는 복수의 메모리 셀(110), 비트 라인을 차징하기 위한 전압을 제공하도록 구성되는 프리차지 회로(150), 및 멀티플렉서 회로를 포함한다. 멀티플렉서 회로(140)는, 각각의 비트 라인에 대해, 대응하는 비트 라인 선택 신호에 의해 활성화되는 경우 비트 라인(130a, 130b)을 데이터 입력/출력회로 및 프리차지 회로(150)에 선택적으로 연결하도록 구성되는 NMOS 디바이스(142a, 142b), 및 대응하는 비트 라인 선택 신호를 이용하는 연관된 NMOS 디바이스(142a, 142b)를 활성화함으로써 각 쌍의 비트 라인을 선택할 수 있도록 구성되는 멀티플렉서 컨트롤러(144)를 포함한다. |
