| 主权项 |
1.一种金氧静态随机取用记忆体( MOS static RAM )内包含: 多个静态记亿体; 一对互补数据线接在所述之静态 型记忆体之数据输入输出端。 多个字线(word line)分别 接于所述之静态记亿体之选择端上; 以及 可变之负载元件分别加诸于电路 之电源端以及所述之互补数据线上, 且以此方式控制而使在数据之写入程 序中其阻抗为相对高。2.依请求专利部份第1.项中 之MOS静 态随机取用记亿更进一步包含;一控 制线路以控制所述之可变负载元件, 各所述之可变负载元件包含一电阻元 件以形成一电流通路于所述之互补数 据线以及所述之电源端之间,且有一 第一个金属一绝缘体一半导体场效晶 体(MISFET )(以下称为 MISFET)由闸极接收所述之控 制线路之输出信号,在读出程序中开 启而形成一电流通路于所述之互补数 据以及所述之电源端之间,而且在写 入程序中被切断。3.依请求专利部份第2.项中之MOS 静 态随机取用记亿,其中各所述之静态 型记亿体包含一对金属氧化物半导体 场效电晶体(MOSFET)(以下 称为MOSFET)其闸极以及汲极 为交错相接,高电阻元件接于该对所 述之MOSFET之汲极,且在所述 之MOSFET对之汲极以及所述之 互补数据线之间接有一传输闸 MOSFET。4.依请求专利部份第1.项中之MOS静 态随取用记忆体中,所述之各高电阻 元件中包含一复晶矽电阻元件。5.依请求专利部 份第3.项中之MOS静 态型随机取用记忆体中各所述电阻元 件中包含加强型式(enhance ment mode)之第二个MOSFET二极 体方式接连。6.依请求专利部份第5.项中之MOS静 态随机取记忆体中更包含有:一对共 同互补数据线;第三及第四 MOSFET分别置于所述之互补数 据线以及所述之共同互补数据线之间 ,且由其闸极接收选择之信号,所述 之第三及第四-MOSFET 具有一管 道导电(channel conductivity ) 型式,由实质上相当于电源电压之等 位的选择信号所开启。7.依请求专利部份第6.项中 之MOS静 态随机取用记忆体,其中一对之所述 各记忆体之MOSFET 以及所述之 第三及第四MOSFET 具有相同之 管道导电型态。8.依请求专利部份第3.项之MOS静态 随机取用记忆体,其中各所述之可变 负载元依更包含一等位迁移(level shift)元件串联于所述之第一 MISFET,且所述之第一 MISFET 所具有之管道导电型式 可以被一个相当于电路之接地电压之 等位的闸电位所开启。9.依请求专利部份第8.项中 之MOS静 态随机取用记忆体,其中所述之等位 迁移元件接在所述之第一MOSFET 以及所述之电源端之间。10.依请求专利部份第9. 项中之MOS静 态随机取用记忆体中,其中所述之等 位迁移元件中包含一个二极体之连接 之第二MOSFET。11.依请求专利部份第10.项中之MOS静 态随机取用记忆体中,其中所述之第 二MOSFET以及所述之记忆之各所 述MOSFET所具有之管道道电性相 反于所述之第一MOSFET。12.依请求专利部份第8.项 之MOS静态 随机取用记亿体中,其中所述之可变 负载元件及方式中更进一步包含一第 二MOSFET 形成一电流通路于所 述之电源端以及所述之在讳出程序中 之所述互补数位线,而且在写入之程 序中为关闭,所述之第二MOSFET 具有相反于所述之第二MOSFET 之管通道导电型式。13.依请求专利部份第12项中 之MOS静 态随机取用记亿,其中所述之等位迁 移元件中包含一二极体连接型式之第 三MOSFET ,具有相反于第二 MOSFET 之管道导电性。14.依请求专利部份第13.项之 MOS静态 随机取用记忆体,其中更进一步包含 :一对共同之互补数据线,以及第四 和第五MOSFET 分别置于所述之 互补数据线和所述之共同互补数据线 之间,而且在其闸上接收选择信号, 所述之第四和第五MOSFET 与第 二及第三MOSFET 具有相同之导 电型态。15.依请求专利部份第1.项中MOS静态 随机取用记忆中,其中所述之可变负 载元件中包含第一及第二MOSFET 分别置于所述之电源端以及所述之互 补数位线之间,而且使得其闸极和汲 极相互交错连接,而且第三及第四 MOSFET 分别置于所述之电源端 以及所述之互补数位线之间,所述之 第三及第四MOSFET 有数据之写 入程序中为开启在数据读出之程序中 为关闭。16.依请求专利部份第15.项之MOS静态 随机取用记亿体,更包含有第五及第 六MOSFET 以串联连接所述之第 一及第二MOSFET ,各所述之第 五及第六MOSFET 被控制而使得 在与第三及第四MOSFET之同步 骤时间开启及关闭。17.一种MOS静态型随机取用记 忆体包 含: 多数个静态记忆单体(momory cell); 一对互补数位线其上接有所述之 静态型之记忆体之输入输出端; 多数条字线分别连接于所述之静 态记忆体之选择端。 字线之负载线路置于线路之电源 端以及所述之互补数位线之间,所述 之负载线路之阻抗在数据之写入程序 中增大。 一住址解码器产生选择信号以供 应所述字线;以及 一控制线路接收至少一晶片选择 信号,且在晶片将所述之住址解码设 定到非选择态。 |
