| 主权项 |
1﹒一种半导体记忆装置,包含:由排成矩阵状之多 数记忆单元构成之记忆方 块,输出用来选择此记忆方块之字线之选择信号之 列解码器,以及,选择 上述多数记忆方块之记忆方块选择解码器,各记忆 方块备有,接受上述列 解码器之输出信号,及记忆方块选择解码器之输出 ,以选择字线用之字线 选择逻辑电路,其特征在于,上述一群之分割成为 字线方块之字线选择逻 辑电路备有,反转各该列解码器之信号,将其连结 于各该字线之反转构件 ,以及,为了以方块别控制此等反转构件之活性化/ 非活性化,接受上述 记忆方块选择解码器之输出信号,按选择之方块单 位转接之转接构件。 2﹒如申请专利范围第1项之半导体记忆装置,其特 征在于,上述字线选择逻 辑电路之反转构件,由系由CMOS结构之PMOSNMOS电晶体 ,所 构成。 3﹒如申请专利范围第1项之半导体记忆装置,其特 征在于,上述字线选择逻 辑电路之转接构件,系在分割成一群之字线方块之 各方块连结有接在电源 而接受力块选择解码器输出信号之P(N)型MOS电晶体 ,并在上述方 块与以方块别连结之P(N)型MOS电晶体相互连结之连 结节点(N) 与大地之间,连结有全方块共用而一起接受上述方 块选择解码器输出信号 之单一之P(N)型MOS电晶体,而依方块选择解码器之 输出信号导通 /遮断之转接构件。 4﹒一种半导体记忆装置,包含:由排成矩阵状之多 数记忆单元构成之记忆方 块,输出用来选择此记忆方块之字线之选择信号之 列解码器,以及,选择 上述多数记忆方块之记忆方块选择解码器,各记忆 方块备有,接受上述列 解码器之输出信号,及记忆方块选择解码器之输出 ,以选择字线用之字线 选择逻辑电路,共特征在于上述字线选择逻辑电路 将字线区分成为方块, 而以多数之字线方块构成,各字线方块系以接受记 忆方块选择解码器之输 出之电晶体,与其并联而一起连结在各字线之列解 码器信号反转构件,一 并构成NOR逻辑电路,将其构成为,对上述记忆方块 选择解码器之输出 及列解码器之信号,具有选择性NOP逻辑机能。 5﹒一种半导体记忆装置,包含:由排成矩阵状之多 数记忆单元构成之记忆方 块,输出用来选择此记忆方块之字线之选择信号之 列解码器,以及,选择 上述多数记忆方块之记忆方块选择解码器,各记忆 方块备有,接受上述列 解码器之输出信号,及记忆方块选择解码器之输出 ,以选择字线用之字线 选择逻辑电路,其特征在于,上述字线选择逻辑电 路将字线区分成为方块 ,而以多数之字线方块构成,各字线方块系以方块 别分配,藉记忆方块选 择解码器输出之信号使其輚接之MOS电晶体,并对上 述反转构件以线别 并联连结反转构件,俾依此转接构件之导通而供给 电源;由列解码器之输 出信号向反转构件选择之字线供给选择信号。图 示简单说明: 第1图系半导体记忆装置之概要性方 块图, 第2图系表示本发明之字线选择逻辑 电路之构成例子之电路图。 第3图系与第2图之电路有关连之其 他实施例之电路结构图。 |
