| 主权项 |
一种格雷码转李氏制约竞争计数编码的码制转换电路，其特征在于：包括4位输入寄存器，译码组合逻辑电路和4位输出寄存器，所述4位输入寄存器和4位输出寄存器分别由一个4位D触发器构成，其中：所述4位输入寄存器在时钟上升沿采集并保存4位格雷码编码数据，并将采集到的4位格雷码编码数据传输至译码组合逻辑电路，所述译码组合逻辑电路在一个时钟周期内将接收到的4位格雷码编码数据转换成4位李氏竞争计数码编码数据，并传输至4位输出寄存器；所述4位输出寄存器在时钟上升沿采集并保存译码组合逻辑电路转换后的4位李氏竞争计数码编码数据，并将采集到的4位李氏竞争计数码编码数据传输至输出端口，同时在复位控制信号有效时将输出端口数据清零；所述译码组合逻辑电路包括7个两输入与门、7个三输入与门、2个三输入或门和2个四输入或门，其中：所述4位李氏竞争计数码编码数据的码位由第一位至第四位依次升高，所述4位格雷码编码数据的码位由第一位至第四位依次升高；所述第一四输入或门的输出端、第一三输入或门的输出端、第二四输入或门的输出端和第二三输入或门的输出端分别用于输出4位李氏竞争计数码编码数据的第一至第四位；所述第一四输入或门的4个输入端分别连接第一两输入与门、第二两输入与门、第三两输入与门和第一三输入与门的输出端；所述第一三输入或门的3个输入端分别连接第二三输入与门、第四两输入与门和第三三输入与门的输出端；所述第二四输入或门的4个输入端分别连接第五两输入与门、第六两输入与门、第四三输入与门和第五三输入与门的输出端；所述第二三输入或门的3个输入端分别连接第七两输入与门、第六三输入与门和第七三输入与门的输出端；所述第二两输入与门的第一输入端、第二三输入与门的第一输入端、第四三输入与门的第三输入端和第六三输入与门的第一输入端用于输入4位格雷码的第一位正向信号；所述第一三输入与门的的第一输入端、第三三输入与门的第一输入端、第五三输入与门的第一输入端和第七三输入与门的第一输入端用于输入4位格雷码的第一位反相信号；所述第一两输入与门的第一输入端、第二三输入与门的第二输入端、第三三输入与门的第二输入端、第四三输入与门的第二输入端、第五三输入与门的第二输入端、第七两输入与门的第一输入端用于输入4位格雷码的第二位正向信号；所述第一三输入与门的第二输入端、第四两输入与门的第一输入端、第五两输入与门的第一输入端、第六三输入与门的第二输入端和第七三输入与门的第二输入端用于输入4位格雷码的第二位反相信号；所述第三两输入与门的第一输入端、第一三输入与门的第三输入端、第二三输入与门的第三输入端、第五两输入与门的第二输入端、第六两输入与门的第一输入端、第四三输入与门的第一输入端和第七三输入与门的第三输入端用于输入4位格雷码的第三位正向信号；所述第七两输入与门的第二输入端用于输入4位格雷码的第三位反向信号；所述第四两输入与门的第二输入端、第六两输入与门的第二输入端、第五三输入与门的第三输入端和第六三输入与门的第三输入端用于输入4位格雷码的第四位正向信号；所述第一两输入与门的第二输入端、第二两输入与门的第二输入端和第三两输入与门的第二输入端用于输入4位格雷码的第四位反向信号。 |
