| 发明名称 | 用于半导体器件的缺陷减轻结构 | ||
| 摘要 | 提供了一种并入缺陷减轻结构(102)的方法和半导体器件(100)。半导体器件(100)包括衬底(101)、缺陷减轻结构(102)，包括放置在衬底上的掺杂或非掺杂的IV族合金层的组合以及金属和非金属的氮化物，以及器件有源层(103)，放置在缺陷减轻结构(102)上。通过沉淀一个或多个缺陷减轻层来制造缺陷减轻结构(102)，缺陷减轻层包括：放置在衬底(100)上的衬底成核层(102a)、放置在衬底成核层(102a)上的衬底中间层(102b)、放置在衬底中间层(102b)上的衬底顶层(102c)、放置在衬底顶层(102c)上的器件成核层(102d)、放置在器件成核层(102d)上的器件中间层(102e)、以及放置在器件中间层(102e)上的器件顶层(102f)。衬底中间层(102b)和器件中间层(102e)包括其沿着厚度坐标分布的成分。 | ||
| 申请公布号 | CN103650105B | 申请公布日期 | 2016.12.28 |
| 申请号 | CN201280032128.5 | 申请日期 | 2012.06.29 |
| 申请人 | 凯创研究有限责任公司 | 发明人 | 祖宾·P·帕特尔;特蕾西·海伦·冯;唐劲松;鲁威;阿伦·拉马莫西 |
| 分类号 | H01L21/02(2006.01)I | 主分类号 | H01L21/02(2006.01)I |
| 代理机构 | 中科专利商标代理有限责任公司 11021 | 代理人 | 吕雁葭 |
| 主权项 | 一种半导体器件，包括：衬底；缺陷减轻结构，放置在所述衬底上，其中，所述缺陷减轻结构包括：衬底成核层，放置在所述衬底上；衬底中间层，放置在所述衬底成核层上；衬底顶层，放置在所述衬底中间层上；器件成核层，放置在所述衬底顶层上，所述器件成核层包括Ge<sub>3</sub>N<sub>4</sub>和(Si<sub>1‑x</sub>Ge<sub>x</sub>)<sub>3</sub>N<sub>4</sub>之一；器件中间层，放置在所述器件成核层上，其中，所述器件中间层的热膨胀系数与所述器件成核层的热膨胀系数不同，并且所述器件中间层的晶格参数与所述器件成核层的晶格参数类似；以及器件顶层，放置在所述器件中间层上；以及器件有源层，放置在所述缺陷减轻结构上。 | ||
| 地址 | 美国特拉华州 | ||