一种实现存储器扩展的逻辑电路设计方法

摘要

本发明公开了一种实现存储器扩展的逻辑电路设计方法，所述方法包括：根据第一存储器的第一地址总线宽度和所要扩展的地址总线的总宽度，确定地址总线的总宽度中除第一地址总线的宽度之外需要扩展的第二地址总线的宽度；根据第二地址总线的宽度，确定所要扩展的除第一存储器之外的存储器的个数；根据第二地址总线输入的地址信号，确定包括第一存储器在内的所有存储器的使能信号；根据使能信号，选择所有存储器中的一个存储器执行工作。本申请文件中，用户可以根据实际需要，增加至少两位地址总线，通过译码实现将两位地址总线译码为多个存储器的使能信号，控制多个存储器中一个工作，由此实现存储器的扩展，利用该方法，可以实现任意个存储器扩展，更加方便用户使用。

主权项

一种实现存储器扩展的逻辑电路设计方法，所述方法应用于现场可编程门阵列FPGA的综合优化阶段，其特征在于，所述方法包括：根据第一存储器的第一地址总线宽度和所要扩展的地址总线的总宽度，确定所述地址总线的总宽度中除所述第一地址总线的宽度之外需要扩展的第二地址总线的宽度；根据所述第二地址总线的宽度，确定所要扩展的除所述第一存储器之外的存储器的个数；根据所述第二地址总线输入的地址信号，确定包括所述第一存储器在内的所有存储器的使能信号；根据所述使能信号，选择所述所有存储器中的一个存储器执行工作。