| 主权项 |
1.一种半导体装置,包括: 至少一二极体,位于一基板上;以及 至少一N型金氧半导体(NMOS)元件,位于该基板上并 邻接于上述至少一二极体,其中构成上述至少一二 极体的一P型掺杂区与构成上述至少一NMOS元件的 一第一N型掺杂区耦接至一输入元件,而由上述至 少一二极体的一部分与上述至少一NMOS元件的一部 分共同组成一静电放电保护元件。 2.如申请专利范围第1项所述之半导体装置,其中该 至少一二极体与该至少一NMOS元件,两者至少其中 部分之工作电压高于约12伏特。 3.如申请专利范围第1项所述之半导体装置,其中构 成该至少一二极体的一N型掺杂区耦接至一电压源 。 4.如申请专利范围第3项所述之半导体装置,其中该 电压源包括浮动电位(floating potential)。 5.如申请专利范围第3项所述之半导体装置,其中构 成该至少一二极体的该N型掺杂区形成于一第一高 电压N井(high voltage N-type well, HVNW)之中,而构成该至 少一二极体中的该P型掺杂区形成于一第一高电压 P井(high voltage P-type well, HVPW)之中。 6.如申请专利范围第1项所述之半导体装置,其中构 成该至少一NMOS元件者尚包括一第二N型掺杂区,而 该第二N型掺杂区接地。 7.如申请专利范围第6项所述之半导体装置,其中构 成该至少一NMOS元件之该第一N型掺杂区形成于一 第二高电压N井之中,而构成该至少一NMOS元件中之 该第二N型掺杂区形成于一第二高电压P井之中。 8.如申请专利范围第1项所述之半导体装置,其中构 成该至少一NMOS元件者更包括一第一P型掺杂区,该 第一P型掺杂区包围住该第一N型掺杂区与该第二N 型掺杂区。 9.如申请专利范围第1项所述之半导体装置,更包括 一N型掩埋层(buried layer)形成于该基板之中并位于 该至少一二极体之下方。 10.如申请专利范围第9项所述之半导体装置,其中 该N型掩埋层之N型掺质浓度至少为1018/cm3。 11.一种半导体装置,包括: 一第一N型掺杂区,位于经P型掺杂之一基板中; 一第一P型掺杂区,位于该第一N型掺杂区中; 一第一P型高掺杂区(P+ doped region),位于该第一P型 掺杂区中,且该第一P型高掺杂区于该基板中之所 有边界大致皆被该第一P型掺杂区包围; 一第二N型掺杂区,位于该第一N型掺杂区中,该第二 N型掺杂区大致包围住该第一P型掺杂区,且该第二N 型掺杂区之深度大致与该第一P型掺杂区之深度相 似; 一第一N型高掺杂区(N+ doped region),位于该第二N型 掺杂区中,且该第一N型高掺杂区于该基板中之所 有边界大致皆被该第二N型掺杂区包围; 一第二P型掺杂区,位于该基板中并邻接于该第一N 型掺杂区; 一第二N型高掺杂区,位于该第二P型掺杂区中,且该 第二N型高掺杂区于该基板中之所有边界大致皆被 该第二P型掺杂区包围; 一第三N型掺杂区,位于该基板中并邻接于该第二P 型掺杂区; 一第三N型高掺杂区,位于该第三N型掺杂区中,且该 第三N型高掺杂区于该基板中之所有边界大致皆被 该第三N型掺杂区包围; 一第三P型掺杂区,位于该基板中并邻接于该第三N 型掺杂区; 一第四N型高掺杂区,位于该第三P型掺杂区中,且该 第四N型高掺杂区于该基板中之所有边界大致皆被 该第三P型掺杂区包围; 一第二P型高掺杂区,位于该第二P型掺杂区、该第 三P型掺杂区与该第三N型掺杂区中,且该第二P型高 掺杂区于该基板中之所有边界大致被该第二N型高 掺杂区、该第三N型高掺杂区、以及该第四N型高 掺杂区所共同包围;以及 一电极,位于该基板中并侧向穿插于该第三N型高 掺杂区以及该第四N型高掺杂区之间,且该电极至 少自该第三N型高掺杂区以及该第四N型高掺杂区 之中间部位侧向延伸至至少该第三N型高掺杂区与 该第四N型高掺杂区其中之一区。 12.如申请专利范围第11项所述之半导体装置,其中 该电极至少自该第三N型高掺杂区以及该第四N型 高掺杂区之中间部位侧向延伸至该第三N型高掺杂 区以及该第四N型高掺杂区。 13.如申请专利范围第11项所述之半导体装置,其中 该电极为一第一电极,而该半导体装置更包括一第 二电极,其中该第二电极位于该基板中并侧向穿插 于该第二N型高掺杂区以及该第三N型高掺杂区之 间,且该第二电极至少自该第二N型高掺杂区以及 该第三N型高掺杂区之中间部位侧向延伸至至少该 第二N型高掺杂区与该第三N型高掺杂区其中之一 区。 14.一种半导体装置之制造方法,包括: 于经P型掺杂之一基板上形成深度为一第一深度之 一第一N型掺杂区; 于该第一N型掺杂区中形成深度为一第二深度之一 第一P型掺杂区,其中该第二深度大致较该第一深 度为浅; 于该第一P型掺杂区中形成深度为一第三深度之一 第一P型高掺杂区,其中该第三深度大致较该第二 深度为浅; 于该第一N型掺杂区中形成深度为该第二深度之一 第二N型掺杂区,其中该第二N型掺杂区大致于侧向 包围住该第一P型掺杂区; 于该第二N型掺杂区中形成环状且深度为该第三深 度之一第一N型高掺杂区; 于该基板上邻接于该第二N型掺杂区处形成深度为 该第二深度之一第二P型掺杂区; 于该第二P型掺杂区中形成深度为该第三深度之一 第二N型高掺杂区; 于该基板上邻接于该第二P型掺杂区处形成深度为 该第二深度之一第三N型掺杂区; 于该第三N型掺杂区中形成深度为该第三深度之一 第三N型高掺杂区; 于该基板上邻接于该第三N型掺杂区处形成深度为 该第二深度之一第三P型掺杂区; 于该第三P型掺杂区中形成深度为该第三深度之一 第四N型高掺杂区;以及 于该基板上形成一电极,该电极至少延伸介于该第 三N型高掺杂区与该第四N型高掺杂区之间。 15.如申请专利范围第14项所述之半导体装置之制 造方法,其中该电极为一第一电极,而该方法更包 括于该基板上形成一第二电极,该第二电极至少延 伸介于该第二N型高掺杂区与该第三N型高掺杂区 之间。 16.如申请专利范围第14项所述之半导体装置之制 造方法,其中该第一P型掺杂区与该第一P型高掺杂 区之掺质浓度至少相差约100%。 17.如申请专利范围第14项所述之半导体装置之制 造方法,其中该第二N型掺杂区与该第一N型高掺杂 区之掺质浓度至少相差约100%。 18.如申请专利范围第14项所述之半导体装置之制 造方法,其中该第三N型掺杂区与该第三N型高掺杂 区之掺质浓度至少相差约100%。 19.一种半导体装置,包括: 一受静电放电(electro static discharge, ESD)保护之元件 ;以及 一保护元件,耦接至该受静电放电保护之元件,包 括: 至少一二极体,位于一基板上;以及 至少一N型金氧半导体(NMOS)元件,位于该基板上并 邻接于该至少一二极体,其中构成该至少一二极体 的一P型掺杂区与构成该至少一NMOS元件的一N型掺 杂区皆耦接至一输入元件,而由该至少一二极体的 一部分与该至少一NMOS元件的一部分共同形成一保 护静电放电之元件。 20.如申请专利范围第19项所述之半导体装置,其中 该至少一二极体与该至少一NMOS元件之工作电压皆 至少为12伏特。 21.一种半导体装置,包括: 一P型金氧半导体(PMOS)元件,位于一基板上;以及 一N型金氧半导体(NMOS)元件,位于该基板上并邻接 于该PMOS元件,其中该PMOS元件中的一第一P型掺杂区 与该NMOS元件中的一第一N型掺杂区耦接至一输入 元件,而由至少该PMOS元件之一部分与至少该NMOS元 件之一部分共同形成一静电放电(ESD)保护元件。 22.如申请专利范围第21项所述之半导体装置,其中 该PMOS元件与该NMOS元件至少其中之一之工作电压 高于约12伏特。 23.如申请专利范围第21项所述之半导体装置,其中 该PMOS元件包括一第二P型掺杂区,该第二P型掺杂区 耦接至浮动电位(floating potential)。 24.如申请专利范围第23项所述之半导体装置,其中 该第一P型掺杂区形成于一第一高电压P井(high voltage P-type well, HVPW)之中,而该第二P型掺杂区形成 于一第一高电压N井(high voltage N-type well, HVNW)之中 。 25.如申请专利范围第21项所述之半导体装置,其中 该NMOS元件包括接地之一第二N型掺杂区。 26.如申请专利范围第25项所述之半导体装置,其中 该第一N型掺杂区形成于一第二高电压N井之中,而 该第二N型掺杂区形成于一第二高电压P井之中。 27.如申请专利范围第25项所述之半导体装置,其中 该NMOS元件更包括一第三P型掺杂区,该第三P型掺杂 区包围住该第一N型掺杂区与该第二N型掺杂区。 28.如申请专利范围第25项所述之半导体装置,其中 该PMOS元件更包括一第三N型掺杂区,该第三N型掺杂 区包围住该第一P型掺杂区与该第二P型掺杂区。 29.如申请专利范围第21项所述之半导体装置,其更 包括一N型掩埋层(buried layer)形成于该基板之中并 位于该PMOS元件之下方。 30.如申请专利范围第29项所述之半导体装置,其中 该N型掩埋层之N型掺质浓度至少为1018/cm3。 31.一种半导体装置,包括: 一受静电放电(electrostatic discharge, ESD)保护之元件; 以及 一保护元件,耦接至该受静电放电保护之元件,包 括: 至少一PMOS元件,位于一基板上;以及 至少一NMOS元件,位于该基板上并邻接于该至少一 PMOS元件,其中构成该至少一PMOS元件的一第一P型掺 杂区与构成该至少一NMOS元件的一第一N型掺杂区 皆耦接至一输入元件,而由该至少一PMOS元件的一 部分与该至少一NMOS元件的一部分共同组成一保护 静电放电之元件。 32.如申请专利范围第31项所述之半导体装置,其中 该至少一PMOS元件与该至少一NMOS元件之工作电压 皆至少为12伏特。 图式简单说明: 第1图为根据本发明实施例制造之积体电路元件的 部分电路图; 第2图为根据本发明实施例之静电放电保护元件的 部分电路布局图; 第3图为第2图中之静电放电保护元件的剖面图; 第4图为根据本发明实施例之静电放电保护元件的 部分电路图; 第5图为根据本发明实施例之静电放电保护元件的 部分电路布局图; 第6图为第5图中之静电放电保护元件的剖面图; 第7图为根据本发明实施例之静电放电保护元件的 部分电路图; 第8图为根据本发明实施例之积体电路元件的部分 剖面图。 |
