| 主权项 |
1.一种叠层之半导体记忆装置,包括: 一记忆单元阵列晶片,设置有记忆单元阵列; 一界面晶片,与该记忆单元阵列晶片相叠层,并设 置记忆组态切换电路,用以改变记忆单元阵列之输 入/输出位元组态;及 复数之晶片间布线,用以连接该记忆单元阵列晶片 以及该界面晶片。 2.如申请专利范围第1项之叠层之半导体记忆装置, 其中, 该复数之记忆单元阵列晶片系相叠置,且 该记忆组态切换电路改变设置于该复数之相叠置 的记忆单元阵列晶片中之每一者上的记忆单元阵 列的输入/输出位元组态。 3.如申请专利范围第1项之叠层之半导体记忆装置, 其中,该记忆组态切换电路包括: 复数之开关,对应于构成一记忆单元阵列的复数之 记忆单位中之指定数目的各群组而设置,其中,各 记忆单位群组之输入/输出位元数系依该等开关之 开关状态而改变;及 一位元切换电路,用以藉由切换该复数之开关之开 关状态而改变对应之记忆单位群组之输入/输出位 元数。 4.如申请专利范围第3项之叠层之半导体记忆装置, 其中,该记忆组态切换电路包括: 复数之锁定电路,分别连接于复数之资料滙流排之 一,以锁定各该资料滙流排的资料,该复数之记忆 单位群组的输入/输出资料之输入与输出系经过该 等资料滙流排;及 一控制电路,藉由控制复数之锁定电路之锁定定时 而控制输入/输出资料之位元数以及传输速率。 5.如申请专利范围第4项之叠层之半导体记忆装置, 其中,该控制电路藉由位元切换电路改变该记忆单 位群组的输入/输出位元数,并控制使得该记忆单 位群组的输入/输出位元数与输入/输出资料位元 数相等。 6.如申请专利范围第4项之叠层之半导体记忆装置, 其中,该控制电路配备有熔丝,该熔丝设于布线内, 且依据该等熔丝之截断状态,而产生用以控制该记 忆单位群组的输入/输出位元数或用以控制输入/ 输出资料位元数及传输速率的信号。 7.如申请专利范围第4项之叠层之半导体记忆装置, 其中,该控制电路为逻辑电路,依照接合选择输入 信号之组合而运作,并产生用以控制记忆单位群组 的输入/输出位元数或输入/输出资料位元数及传 输速率的信号。 8.如申请专利范围第1至7项中任一项之叠层之半导 体记忆装置,其中,该叠层之半导体记忆装置为DRAM 。 图式简单说明: 图1显示叠层之记忆体装置的组态; 图2显示多层叠层记忆体装置的组态; 图3a至3d显示切换输入/输出组态之切换装置;其中, 图3a显示4位元组态,图3b显示8位元组态,图3c显示16 位元组态,图3d显示4n位元组态; 图4显示用于说明本发明之实施例的一512Mb叠层DRAM 装置; 图5a显示一DRAM记忆单元阵列之储存体,图5b显示一4 Mb记忆单位; 图6a至6f显示记忆单元阵列之位元分配;其中,图6a 显示4位元组态,图6b显示8位元组态,图6c显示16位元 组态,图6d显示32位元组态,图6e显示64位元组态,图6f 显示128位元组态; 图7显示一记忆组态切换电路之示意图; 图8显示一位元切换电路之组态; 图9a至9d显示藉由切换操作执行布线重排的情形, 图9a显示4位元组态,图9b显示8位元组态,图9c显示16 位元组态,图9d显示32位元组态; 图10a至10c显示一记忆单元阵列晶片之储存体分配 示意图; 图11显示于对应于512MbDRAM之一些位元及一些储存 体之字数; 图12显示用以切换资料传输速率之电路组态; 图13a至13c显示切换资料传输速率时对锁定器输入 之时脉波形。 |
