| 主权项 |
一种基于FPGA的DDS任意波形信号发生器，包括一个嵌入式锁相环、位宽为10的二选一数据选择器、位宽为8的四选一数据选择器、位宽为32位的第一累加器A、位宽为32位的第二累加器B、片上ROM_三角波、片上ROM_方波、片上ROM_正弦波、片上RAM_任意波、扰码发生器和NIOS II内核；其特征在于：嵌入式锁相环具有5个端口,包括一个输入端CLK和四个输出端，四个输出端分别是C0、C1、C2、C3，嵌入式锁相环的CLK直接锁定到片外时钟；嵌入式锁相环的输出端C0与Nios II内核的SYSTEM_CLK接口相连接，嵌入式锁相环的输出接口C1与FPGA上的D/A转换器时钟脚管脚相连接；嵌入式锁相环的输出端C2与FPGA上的CH376时钟脚管脚相连接；嵌入式锁相环的输出端C3分别与RAM_任意波的CLK接口、片上ROM_三角波的CLK接口、片上ROM_方波的CLK接口、片上ROM_正弦波的CLK接口、扰码发生器的CLK接口、第一累加器A的CLK接口、第二累加器B的CLK接口连接；二选一数据选择器具有4个端口包括三个输入端和一个输出端口，三个输入端分别是SEL接口、DATA_0[9:0]接口、DATA_1[9:0]接口，一个输出端OUTPUT[9:0]接口；SEL接口与NIOS II内核的RAM_RW接口连接；DATA_0[9:0]接口与第二累加器B的OUTPUT[31:0]高十位接口连接；DATA_1[9:0]接口与NIOS II内核的RAM_ADDR[9:0]接口连接；OUTPUT[9:0]接口与RAM_任意波的ADDRESS[9:0]接口连接；扰码发生器具有2个端口，为一个输入CLK接口和一个输出OUTPUT[21:0]接口,输出OUTPUT[21:0]接口与第一累加器A的DATA_B[31:0]的低22位接口连接；第一累加器A具有4个端口，包括三个输入端和一个输出端，三个输入端分别是CLK接口、DATA_A[31:0]接口、DATA_B[31:0]接口，一个输出端OUTPUT[31:0]接口，DATA_A[31:0]接口与NIOS II内核的DDS_ADDR[31:0]接口连接，OUTPUT[31:0]接口与第二累加器B的DATA_B[31:0]接口连接；第二累加器B具有4个端口，包括三个输入端和一个输出端，三个输入端分别是CLK接口、DATA_A[31:0]接口、DATA_B[31:0]接口，一个输出端OUTPUT[31:0]接口，OUTPUT[31:0]接口与第二累加器B的DATA_A[31:0]接口连接；片上RAM_任意波具有五个端口，包括四个输入端和一个输出端，四个输入端分别是CLK接口、DATA[7:0]接口、ADDRESS[9:0]接口和W/R接口,一个输出端OUTPUT[7:0]接口,DATA[7:0]接口与NIOS II内核的RAM_DATA[7:0]接口连接；W/R接口与NIOS II内核的RAM_RW接口连接；OUTPUT[7:0]接口与四选一数据选择器的DATA_3[7:0]接口连接；片上ROM_正弦波具有3个端口，包括两个输入端和一个输出端，两个输入端分别是CLK接口和ADDRESS[9:0]接口,一个输出端为OUTPUT[7:0]接口；ADDRESS[9:0]接口与第二累加器B的OUTPUT[31:0]高十位接口连接；OUTPUT[7:0]接口与的四选一数据选择器的DATA_0[7:0]接口连接；片上ROM_三角波具有3个端口，包括两个输入端和一个输出端，两个输入端分别是CLK接口和ADDRESS[9:0]接口,一个输出端为OUTPUT[7:0]接口；ADDRESS[9:0]接口与第二累加器B的OUTPUT[31:0]高十位接口连接；OUTPUT[7:0]接口与四选一数据选择器的DATA_2[7:0]接口连接；片上ROM_方波具有3个端口，包括两个输入端和一个输出端，两个输入端分别是CLK接口和ADDRESS[9:0]接口,一个输出端为OUTPUT[7:0]接口；ADDRESS[9:0]接口与第二累加器B的OUTPUT[31:0]高十位接口连接；OUTPUT[7:0]接口与四选一数据选择器的DATA_1[7:0]接口连接；四选一数据选择器具有6个端口包括五个输入端和一个输出端，五个输入端分别是SEL[1:0]接口、DATA_0[7:0]接口、DATA_1[7:0]接口、DATA_2[7:0]接口、DATA_3[7:0]接口,一个输出端为OUTPUT[7:0]接口；SEL[1:0]接口与NIOS II内核的BoMux_Bus[1:0]接口连接；OUTPUT[7:0]接口直接锁定到FPGA的D/A DATA[7：0]管脚；NIOS II内核外围I/O接口包括EPCS控制器接口、SDRAM控制器接口、LCD显示屏接口、CH376S接口和RESET接口；所述的EPCS控制器接口包括EPCS_DATA0接口、EPCS_DCLK接口、EPCS_SDO接口和EPCS_SCE接口；SDRAM控制器接口包括SDRAM_ADDR[11:0]接口、SDRAM_BA[1:0]接口、SDRAM_CAS接口、SDRAM_CKE接口、SDRAM_CS接口、SDRAM_DQ[15:0]接口、SDRAM_DQM[1:0]接口、SDRAM_RAS接口和SDRAM_WE接口；LCD显示屏接口包括LCD_DB[7:0]接口、LCD_EN接口、LCD_RS接口和LCD_RW接口；CH376S接口包括CH376_USB_INT接口、CH376_USB_A0接口、CH376_USB_CS接口、CH376_USB_DATA[7:0]接口、CH376_USB_RD接口和CH376_USB_WR接口。 |
