U型垂直薄通道存储器

摘要

本发明公开了一种存储元件，可配置来做为一种三维与非门快闪存储器，包括多个导电条带叠层，其又包括具有侧壁的多个偶数叠层与多个奇数叠层。叠层中部分的导电条带可配置来做为字线。多个数据储存结构配置于偶数叠层与奇数叠层的侧壁上。介于导电条带的相对应偶数叠层与奇数叠层之间的有源柱状体包括偶数半导体膜与奇数半导体膜，在叠层间沟道的底部连接，并具有外表面与内表面。外表面连接对应偶数叠层与奇数叠层的侧壁上的数据储存结构，形成存储单元所构成的三维阵列；内表面以可包括一间隙的绝缘结构分隔。半导体膜可为具有U型电流路径的薄膜。

主权项

一种存储元件包括多个存储单元，包括：一第一导电条带叠层(stacks of conductive strips)与一第二导电条带叠层，二者通过一第一沟道(trench)分隔，该第一导电条带叠层和该第二导电条带叠层具有多个导电条带，每一这些导电条带具有分别位于该第一沟道的一第一侧壁和一第二侧壁上的多个侧壁；多个数据储存结构，位于这些导电条带的这些侧壁上；一第一垂直通道结构，具有一第一半导体膜垂直配置并与位于该第一沟道的该第一侧壁上的这些数据储存结构所形成的一第一堆叠接触，以及具有一第二半导体膜垂直配置并与位于该第一沟道的该第二侧壁上的这些数据储存结构所形成的一第二堆叠接触，并在该第一堆叠与该第二堆叠之间形成一电性连接到该第一半导体膜；这些多个存储单元中的多个这些存储单元具有多个通道，位于该第一半导体膜与该第二半导体膜中，并具有多个栅极，位于该第一导电条带叠层和该第二导电条带叠层的多个导电条带中；以及一或多个图案化导体层，位于该第一导电条带叠层与该第二导电条带叠层上方，一第一层间连接器连接位于该或这些图案化导体层中的一第一导体至该第一半导体膜的一顶表面上，以及一第二层间连接器连接位于该或这些图案化导体层中的一第二导体至该第二半导体膜的顶表面上；其中该第一导电条带叠层中的一上层导电条带，配置来做为一第一开关的一栅极，该第一开关具有位于该第一半导体膜中的一通道，以及该第二导电条带叠层中的一上层导电条带，配置来做为一第二开关的一栅极，该第二开关具有位于该第二半导体中的一通道。