| 主权项 |
1.一种自重设逻辑电路,包括:一逻辑电路,具有一个或多个输入端,用以接收一个或多个输入信号,以及一个或多个输出端,用以提供一输出信号;以及一重设电路,用以重设该逻辑电路,以回应输出信号之变化,无关于相关该些输入信号之脉波宽度。2.如申请专利范围第1项所述之自重设逻辑电路,其中该重设电路包括:一输出回授电路,用以接收输出信号和传送该输出信号之领先边缘和落后边缘变化到下一个阶段;一预定延迟时间之延迟电路,具有一第一端耦接到该输出回授电路和第二端;以及一S-R正反器,具有一设定输入耦接到该延迟电路之第二端,一重设输入耦接到该输出回授电路,以及一输出耦接逻辑电路。3.如申请专利范围第2项所述之自重设逻辑电路,其中输出信号之脉波宽度藉由该延迟电路之该预定延迟时间决定。4.如申请专利范围第3项所述之自重设逻辑电路,其中该S-R正反器系由NAND逻辑闸所形成。5.如申请专利范围第3项所述之自重设逻辑电路,其中S-R正反器系由NOR逻辑闸所形成。6.如申请专利范围第1项所述之自重设逻辑电路,其中重设电路包括:一S-R正反器,具有一设定输入,用以接收该输出信号,一重设输入,用以接收到该些输入信号之一,以及一输出用以提供一重设信号;以及一预定延迟时间之延迟电路,耦接在该逻辑电路和S-R正反器之该输出之间。7.一种自重设逻辑电路,包括:一输入端,用以接收一输入信号;一输出端,用以提供一输出信号;一逻辑电路,耦接在该输入端和该输出端之间;以及一重设电路,耦接在该输出端和该逻辑电路;其中该重设电路包括:一第一PMOS电晶体,具有一源极耦接到一第一供应电压端,用以提供一第一供应电压,一汲极耦接一第一节点,以及一闸极耦接到该输出端;一第一NMOS电晶体,具有一源极、一汲极耦接到该第一节点,以及一闸极耦接到该输出端;一第二NMOS电晶体具有一源极耦接到一第二供应电压端,用以提供一第二供应电压低于该第一供应电压,一汲极耦接到该第一NMOS电晶体之源极,以及一闸极;一第一反向器,具有一输入端耦接到该输入端,和一输出耦接到该第二NMOS电晶体之闸极;一反向锁存器,具有一第一端耦接到该第一节点和一第二节点;一第二反向器,具有一输入耦接到该反向锁存器之该第二端,以及一输出;一预定延迟时间之延迟电路,具有一第一端耦接到该反向锁存器之该第二端,以及第二端;以及一S-R正反器,具有一设定输入耦接到该延迟电路之该第二端,一重设输入耦接到该第二反向器之输出,以及一反向输出耦接到该逻辑电路。8.如申请专利范围第7项所述之自重设逻辑电路,其中该S-R正反器系由NAND逻辑闸所形成。9.如申请专利范围第8项所述之自重设逻辑电路,其中该S-R正反器系由NOR逻辑闸所形成。10.如申请专利范围第8项所述之自重设逻辑电路,其中该逻辑电路为一反向逻辑电路。11.如申请专利范围第7项所述之自重设逻辑电路,其中该逻辑电路为一缓冲逻辑电路,该重设逻辑电路更包括一反向器,具有一输入耦接该输出端,和一输出同时耦接到该第一PMOS电晶体和该第一NMOS电晶体之闸极。12.一种自重设逻辑电路,包括:一输入端,用以接收一输入信号;一输出端,用以提供一输出信号;一逻辑电路,耦接在该输入端和该输出端之间;以及一重设电路,耦接在该输出端和该逻辑电路;其中该重设电路包括:一第一PMOS电晶体,具有一源极耦接到一第一供应电压端,用以提供一第一供应电压,一汲极耦接一第一节点,以及一闸极耦接到该输出端;一第一NMOS电晶体,具有一源极、一汲极耦接到该第一节点,以及一闸极耦接到该输出端;一第二NMOS电晶体具有一源极耦接到一第二供应电压端,用以提供一第二供应电压低于该第一供应电压,一汲极耦接到该第一NMOS电晶体之源极,以及一闸极;一第一反向器,具有一输入端耦接到该输入端,和一输出耦接到该第二NMOS电晶体之闸极;一反向锁存器,具有一第一端耦接到该第一节点和一第二节点;一预定延迟时间之延迟电路,具有一第一端耦接到该反向锁存器之该第二端,以及第二端;一S-R正反器,具有一设定输入耦接到该延迟电路之该第二端,一重设输入耦接到该反向锁存器之第二端,以及一反向输出;以及一第二反向器,具有一输入耦接到该S-R正反器之该反向输出,以及一输出耦接该逻辑电路。13.如申请专利范围第12项所述之自重设逻辑电路,其中该S-R正反器系由NOR逻辑闸所形成。14.如申请专利范围第13项所述之自重设逻辑电路,其中该延迟电路包括一奇数个串联反向器。15.如申请专利范围第12项所述之自重设逻辑电路,其中该逻辑电路为一反向逻辑电路。16.如申请专利范围第12项所述之自重设逻辑电路,其中该逻辑电路为一缓冲逻辑电路,该重设逻辑电路更包括一反向器,具有一输入耦接该输出端,和一输出同时耦接到该第一PMOS电晶体和该第一NMOS电晶体之闸极。17.一种重设逻辑电路之方法,其中该逻辑电路具有一个或多个输入,用以接收一个或多个输入信号,和一输出用以提供一输出信号,该方法包括下列步骤:检测该输出信号之一领先边缘;产生一第一重设信号,以回应该输出信号之该领先边缘的检测;延迟该第一重设信号;重设该逻辑电路,用以回应延迟之该第一重设信号;检测该输出信号之落后边缘;产生一第二重设信号,以回应该输出信号之落后边缘的检测;以及使该逻辑电路准备对下一个输入信号。图式简单说明:第一图绘示一种示范自重设动态逻辑电路图形。第二图A和第二图B绘示第一图电路之示范运作错误时序图形;第三图绘示根据本发明之自重设动态逻辑电路的第一实施例;第四图绘示根据本发明之自重设动态逻辑电路的第二实施例;第五图绘示在第四图逻辑电路选择点的信号之间时序关系之时序图形;第六图到第九图绘示根据本发明之自重设动态逻辑电路的第三到第六实施例;以及第十图绘示第九图之电路选择点的信号之间时序关系之时序图形。 |
