| 主权项 |
1.一种半导体记忆装置,包括:半导体记忆电路,包括,第1记忆电路;以及,第2记忆电路用以当上述第1记忆电路无法正常动作之情形下取代上述第1记忆电路;半导体测试电路,用以测试上述半导体记忆电路;上述半导体记忆电路和上述半导体测试电路以外之半导体电路;以及复数个接合垫,用以在测试上述半导体记忆电路时可设置探针于其上,以及在封装时可用以和读取端子连接线来加以连接;其特征在于:上述复数接合垫系以一列或是二列之形态而与上述半导体记忆装置的外周围之一边平行地配置。2.一种半导体记忆装置,包括:半导体记忆电路,包括,第1记忆电路;以及,第2记忆电路用以当上述第1记忆电路无法正常动作之情形下取代上述第1记忆电路;半导体测试电路,用以测试上述半导体记忆电路;上述半导体记忆电路和上述半导体测试电路以外之半导体电路;以及复数个接合垫,用以在测试上述半导体记忆电路时可设置探针于其上,以及在封装时可用以和读取端子连接线来加以连接;其特征在于:每一上述复数接合垫,均设置于不同之行座标位置上,且系以一列或是之列以上之形态而与上述半导体记忆装置的外周围之一边平行地配置。3.一种半导体记忆装置,包括:半导体记忆电路,包括,第1记忆电路;以及,第2记忆电路用以当上述第1记忆电路无法正常动作之情形下取代上述第1记忆电路;半导体测试电路,用以测试上述半导体记忆电路;上述半导体记忆电路和上述半导体测试电路以外之半导体电路;以及复数个接合垫,用以在测试上述半导体记忆电路时可设置探针于其上,以及在封装时可用以和读取端子连接线来加以连接;其特征在于:每一上述接合垫是由,在测试半导体记忆电路时用来置放探针之一区域、以及在封装时用来与读取端子线接续之一区域两者所构成。4.如申请专利范围第1项所述之装置,其中,每一上述接合垫是由,在测试半导体记忆电路时用来置放探针之一区域、以及在封装时用来与读取端子线接续之一区域两者所构成。5.如申请专利范围第2项所述之装置,其中,每一上述接合垫是由,在测试半导体记忆电路时用来置放探针之一区域、以及在封装时用来与读取端子线接续之一区域两者所构成。6.如申请专利范围第1项所述之装置,其中,每一上述接合垫是由,在测试半导体记忆电路时用来置放探针之一区域、以及在封装时用来与读取端子线接续之一区域两者藉由电性连接所构成。7.如申请专利范围第2项所述之装置,其中,每一上述接合垫是由,在测试半导体记忆电路时用来置放探针之一区域、以及在封装时用来与读取端子线接续之一区域两者藉由电性连接所构成。图式简单说明:第一图系依据本发明第1实施例之半导体记忆装置之构架平面图。第二图系依据本发明第2实施例之半导体记忆装置之构架平面图。第三图系依据本发明第3实施例之半导体记忆装置之构架平面图。第四图系用以说明本发明之第3实施,其显示把读取端子线连接至第1接合垫时,第1接合垫和连接线之接续状态之概要图。第五图系依据本发明第4实施例之半导体记忆装置之构架平面图。第六图系依据本发明第5实施例之半导体记忆装置之构架平面图。第七图系依据本发明第6实施例之半导体记忆装置之构架平面图。第八图系用以说明本发明之第6实施,其显示把读取端子线连接至第1接合垫时,第1接合垫和连接线之接续状态之概要图。第九图系依据本发明第7实施例之半导体记忆装置之构架平面图。第十图系依据习知技术之半导体记忆装置之构架平面图。第十一图是用以说明习知技术,在半导体记忆电路之测试方法中,当第1接合垫上置放探针时,显示第1接合垫以及探针之接触状态的概略侧面图。第十二图是用以说明习知技术,在半导体记忆电路之测试方法中,当第1接合垫上置放探针时,测试后,从第1接合垫中移去探针之后,显示第1接合垫之状态的概略平面图。第十三图是用以说明习知技术,其显示读取端子接续线和第1接合垫连接时,第1接合垫和接续线连接之状态概要图。 |
