| 主权项 |
1.一种用于半导体记忆体装置的高速感测放大器,其中该半导体记忆体装置系具有复数个记忆体单元以及连接至该记忆体单元的实际与互补之位元线,该感测放大器系包含:第一与第二PMOS电晶体交叉耦合在该实际与互补的位元线之间,用以感测与放大在该实际与互补的位元线之上的实际与互补的资料,而被重新储存于一对应的记忆体单元之中,该第一与第二PMOS电晶体系共同输入以一高电压信号;第一与第二NMOS电晶体交叉耦合在该实际与互补的位元线之间,用以感测与放大在该实际与互补的位元线之上的实际与互补的资料,而被移出自该对应的记忆体单元,第一与第二NMOS电晶体系共同输入以一低电压信号;以及电压调整装置用以回应一欲改变第一与第二NMOS电晶体的启始电压之电压控制信号而调整至该第一与第二NMOS电晶体的反向偏压电压。2.如申请专利范围第1项之用于半导体记忆体装置的高速感测放大器,其中该电压调整装置系包括:第一开关装置回应于该电压控制信号系被选择性地驱动,其用以供应一基板电压做为该第一与第二NMOS电晶体的反向偏压电压;以及第二开关装置回应于该电压控制信号系互补于该第一开关装置而被驱动,其用以供应一地电压做为该第一与第二NMOS电晶体的反向偏压电压。3.如申请专利范围第2项之用于半导体记忆体装置的高速感测放大器,其中该第一开关装置系在一待机模式中被驱动并且该第二开关装置系在一资料感测/放大的模式中被驱动。4.如申请专利范围第3项之用于半导体记忆体装置的高速感测放大器,其中该第一开关装置系包含一PMOS电晶体并且该第二开关装置系包含一NMOS电晶体。5.如申请专利范围第4项之用于半导体记忆体装置的高速感测放大器,其中该电压控制信号可由延迟一列位址选通信号一段适当的时间而产生。图式简单说明:第一图系为一说明习知用于半导体记忆体装置的感测放大器之结构的电路图;第二图系为一说明根据本发明之一实施例用于半导体记忆体装置的高速感测放大器之结构的电路图;第三图系为一说明第一图中的习知感测放大器之资料响应特性图;以及第四图系一说明第二图中的高速感测放大器之资料响应特性图。 |
