| 主权项 |
1.一种半导体积体电路,主要系于备有能变更电路构成的可再组合电路之半导体积体电路,其特征为:将前述可再组合电路再构成为等效的3个以上之运算电路块,构成在测试时能够把同一资料输入前述各运算电路块。2.如申请专利范围第1项之半导体积体电路,其中,设置把前述各运算电路块的运算结果互相比较,而输出其比较结果之比较手段者。3.如申请专利范围第1项或第2项之半导体积体电路,其中,设置发生随机数之随机数发生电路;前述被输入各运算电路块的同一资料,系做为前述随机数发生电路之输出资料者。4.如申请专利范围第2项之半导体积体电路,其中,前述比较手段,系做为由多数决定比较各运算电路块的运算结果之构成;设置将记忆由前述比较手段的比较结果判定为错误之运算电路块的资讯之记忆手段者。5.一种半导体积体电路之测试方法,主要系对备有能变更可再组合电路的半导体积体电路,其特征为:把前述可再组合电路再构成等效的3个以上之运算电路块,在前述各运算电路块输入同一资料进行测试。6.如申请专利范围第5项的半导体积体电路之测试方法,其中,将同一资料输入前述各运算电路块后,把前述各运算电路块的运算结果互相比较而进行测试者。7.如申请专利范围第5项或第6项的半导体积体电路之测试方法,其中,将输入前述各运算电路块的同一资料,系做为从随机数发生电路所输出之虚拟随机数资料者。8.如申请专利范围第6项的半导体积体电路之测试方法,其中,将同一资料输入前述各运算电路块后,由多数决定比较各运算电路块之运算结果;记忆由其比较结果判定为错误的运算电路块之资讯。图式简单说明:第一图系显示关于本发明的第1实施形态的半导体积体电路之测试方法的图。第二图系显示可再组合电路10之构成法的一例之图。第三图系显示关于本发明的第2实施形态之半导体积体电路的测试方法之图。第四图系显示关于本发明的第3实施形态之半导体积体电路的测试方法之图。第五图系显示已往的可再组合电路之测试方法的图。 |
