一种基于MLVDS接口的快速总线系统和实现方法

摘要

本发明公开一种基于MLVDS接口的快速总线系统和实现方法，系统包括总线和若干个分别连接总线的收发节点，各收发节点包括MLVDS收发器和CAN总线控制器；总线包括一对按照线或模式配置的MLVDS差分线；总线与CAN总线控制器之间通过MLVDS收发器实现数据收发，CAN总线控制器采用FPGA实现，在数据收发过程中，还包括对总线收发信号进行取反处理。本发明通过使CAN总线的物理层采用MVLDS信号，链路层采用基于FPGA的CAN控制器的方式，并通过改变CAN控制器中波特率分频器的分频系数实现总线传输波特率的改变，实现速率高达100Mbps的快速总线通信方式，突破了传统CAN收发器和控制器的数据传输速率限制，具有较高可靠性和广泛适应性。

主权项

一种基于MLVDS接口的快速总线系统，包括总线和若干个分别连接总线的收发节点，其特征是，各收发节点包括MLVDS收发器和CAN总线控制器；所述总线包括一对按照线或模式配置的MLVDS差分线；所述MLVDS收发器包括接收模块和发送模块，接收模块包括接收使能端、差分接收输入端和接收输出端，接收使能端输入低电平信号，差分接收输入端连接MLVDS差分总线，接收输出端通过反相器连接CAN总线控制器；发送模块包括发送使能端、差分发送输出端和发送输入端，发送输入端输入高电平信号，差分发送输出端连接MLVDS差分总线，发送使能端通过反相器连接CAN总线控制器；所述CAN总线控制器采用FPGA实现，CAN总线控制器包括波特率分频器、位时序逻辑单元、移位寄存器和位数据流处理器；波特率分频器接收外部波特率配置信号和外部时钟信号，对时钟信号进行分频，并将分频后的时钟信号输出至位时序逻辑单元和位数据流处理器；位时序逻辑单元包括分别对应连接MLVDS收发器中发送输入端和接收输出端的数据输出端和数据输入端；位数据流处理器通过位时序逻辑单元实现与MLVDS收发器之间的数据收发。