NOR存储芯片校验过程中的防漏电方法

摘要

本发明提供了一种NOR存储芯片校验过程中的防漏电方法，包括以下步骤：步骤一、擦写结束后，校验开始前，打开小负压电路使能信号，准备好小负压通路；步骤二、在校验过程中，连在同一根位线上的存储单元，除了被校验的单元，其他所有存储单元的字线上都加上一个小负压，小负压由存储单元的擦特性决定，比擦过的存储单元能达到的最低阈值更低，确保每次校验有且仅有选中的单元有电流导通；步骤三，被校验的单元字线加校验电压，由位线上的电流决定校验结果。本发明杜绝了漏电流的产生，极大提升了擦写校验的针对性，从而可以更加精确的控制擦写的程度。

主权项

一种NOR存储芯片校验过程中的防漏电方法，其特征在于，包括以下步骤：步骤一、擦写结束后，校验开始前，打开小负压电路使能信号，准备好小负压通路；步骤二、在校验过程中，连在同一根位线上的存储单元，除了被校验的单元，其他所有存储单元的字线上都加上一个小负压；步骤三，被校验的单元字线加正常校验电压，由位线上的电流决定校验结果。