发明名称 用于自适应时钟分配系统中关键路径时间延迟可操作校准的自动校准电路及相关方法和系统
摘要 本发明公开用于自适应时钟分配系统中的关键路径时间延迟的可操作校准的自动校准电路及相关方法和系统。所述自适应时钟分配系统包含可调长度延迟电路以延迟提供到时控电路的时钟信号的分配,从而在向所述时控电路供电的电源供应器中发生电压下降之后防止所述时控电路的时序容限降低。所述自适应时钟分配系统还包含动态变化监视器以响应于所述电源供应器中的所述电压下降而减小提供到所述时控电路的所述经延迟时钟信号的频率,以使得在电压下降期间不将所述时控电路时控超出其性能限制。在所述自适应时钟分配系统中提供自动校准电路以在操作期间基于所述时控电路的可操作条件及环境条件校准所述动态变化监视器。
申请公布号 CN106575961A 申请公布日期 2017.04.19
申请号 CN201580045330.5 申请日期 2015.08.24
申请人 高通股份有限公司 发明人 凯斯·艾伦·柏曼;杰弗里·托德·布里奇斯;萨尔塔·拉伊纳;耶什万特·纳加拉吉·科拉;郑志勋;弗朗索瓦·易卜拉欣·阿塔拉;威廉·罗伯特·弗莱德巴赫;杰弗里·赫伯特·费希尔
分类号 H03K5/13(2014.01)I;H03K5/156(2006.01)I;G06F1/10(2006.01)I 主分类号 H03K5/13(2014.01)I
代理机构 北京律盟知识产权代理有限责任公司 11287 代理人 宋献涛
主权项 一种用于延迟提供到时控电路的时钟信号的自适应时钟分配系统,其包括:动态变化监视器,其包括:第一时钟信号输入,其经配置以接收时钟信号;可调延迟电路,其包括各自具有基于时控电路中的关键路径延迟时序的延迟时序的多个可调延迟路径;所述可调延迟电路进一步经配置以基于可编程延迟路径输入而测量所述时钟信号的时钟信号周期与在所述多个可调延迟路径中所选择的可调延迟路径中经延迟的数据输入信号的路径延迟之间的时序容限;及电压下降检测电路,其经配置以基于所述所测量的所述时钟信号周期与所述数据输入信号的所述路径延迟之间的时序容限而检测向所述时控电路供电的电源供应器的电压下降,且产生指示电源供应器的电压下降事件的电压下降输出;自适应控制电路,其经配置以:接收由第二时钟信号输入上的所述时钟信号的经延迟时钟信号组成的第一经延迟时钟信号;减小所述第一经延迟时钟信号的频率以提供减小频率的经延迟时钟信号;从所述动态变化监视器接收所述电压下降输出;在所述电压下降输出指示所述电压下降事件的情况下将第二时钟输出上的所述减小频率的经延迟时钟信号选择性地提供到所述时控电路;及在所述电压下降输出不指示所述电压下降事件的情况下将所述第二时钟输出上的所述第一经延迟时钟信号选择性地提供到所述时控电路;及自动校准电路,其经配置以产生所述可编程延迟路径输入以在所述动态变化监视器中的所述多个可调延迟路径中选择所述所选择的可调延迟路径,所述动态变化监视器产生所述时钟信号周期与所述动态变化监视器中的所述数据输入信号的所述路径延迟的较低路径时序容限,而不在所述电压下降输出上产生所述电压下降事件。
地址 美国加利福尼亚州