一种二进制算术减法电路

摘要

本发明公开了一种二进制算术减法电路，包括四个反相器和三个复合逻辑单元，所述三个复合逻辑单元分别为：复合逻辑单元I、复合逻辑单元II和符合逻辑单元III；其中，每个复合逻辑单元均由四个NMOS晶体管和四个PMOS晶体管构成；复合逻辑单元I和复合逻辑单元II结构相同，并均实现异或功能；复合逻辑单元III实现“或与非”逻辑。本发明通过采用改进的复合逻辑电路单元(如图所示的I‑III模块)进行实现，显著减少了MOS晶体管的数目及电路规模，非常适合小型化电路设计。此外，本发明公开的全CMOS减法电路在充放电节点的寄生电容较小，功耗较低，可作为算术单元用于多位减法等电路。

主权项

一种二进制算术减法电路，其特征在于，包括四个反相器和三个复合逻辑单元，所述三个复合逻辑单元分别为：复合逻辑单元I、复合逻辑单元II和符合逻辑单元III；其中，每个复合逻辑单元均由四个NMOS晶体管和四个PMOS晶体管构成；复合逻辑单元I和复合逻辑单元II结构相同，并均实现异或功能；复合逻辑单元III实现“或与非”逻辑。