非易失性存储器结构及其制造工艺

摘要

本发明公开了一种非易失性存储器及其制造工艺，包括：一半导体基底，其上具有的一第一有源区、一第二有源区及一第三有源区是成列排列，该第一、第二及第三有源区由一隔离区相互隔开，该隔离区包括位于该第一有源区及该第二有源区之间的第一中介隔离区，以及位于该第二有源区及该第三有源区之间的第二中介隔离区；一选择栅晶体管形成于该第一有源区上；一浮栅晶体管形成于该第二有源区上，该浮栅晶体管是与该选择栅晶体管串接，该浮栅晶体管包括一浮栅，该浮栅是完全重叠覆盖住下方的第二有源区并部分重叠该第一及第二中介隔离区。

主权项

一种非易失性存储器，其特征在于，包括：一第一导电型的半导体基底，其上具有一第一有源区、一第二有源区及一第三有源区，沿着一第一方向成列排列，其中该第一、第二及第三有源区是由一隔离区相互隔开，其中该隔离区包括位于该第一有源区及该第二有源区之间的第一中介隔离区以及位于该第二有源区及该第三有源区之间的第二中介隔离区；一选择栅晶体管，位于该第一有源区上，其中该选择栅晶体管包括:一选择栅，沿着一第二方向延伸；一源极区与一漏极区，位于该第一有源区中并且相互分隔开，其中该源极区与该漏极区具有一第二导电型，并且该源极区是位于一第三导电型的一离子阱中；一沟道区，位于该第一有源区中并且位于该源极区与该漏极区之间，其中该选择栅是位于该沟道区上方；以及一栅极介电层，位于该选择栅与该沟道区之间；一浮栅晶体管，位于该第二有源区上，其中，该浮栅晶体管与该选择栅晶体管串接在一起，且该浮栅晶体管包括一浮栅，该浮栅是完全重叠覆盖住下方的该第二有源区并部分重叠该第一及第二中介隔离区；以及一第一阱，具有该第二导电型，位于该半导体基底中并且包围该第一中介隔离区，其中该第一阱在该第二有源区内与该浮栅部分重叠且在该第一有源区内与该漏极区部分重叠，该浮栅晶体管通过该第一阱耦合于该选择栅晶体管的该漏极区。