占空比失真校正电路系统

摘要

本发明为占空比失真校正电路系统，提供一种具有时钟产生和分配电路系统的集成电路。集成电路可以包括被配置为产生作为彼此延迟版本的多个时钟信号的锁相环。可以使用串联连接的时钟缓冲器块将时钟信号分配到集成电路上的各个区域。每一个缓冲器块可以包括并联耦合的缓冲器电路双向对。每一个缓冲器电路可以具有被配置为接收输入时钟信号的第一输入端，输出端，在所述输出端提供输入时钟信号的校正版本（例如，输出端，在该输出端提供具有期望占空比的输出时钟信号），第二输入端，其接收用于设定针对输出时钟信号的期望占空比的第一延迟时钟信号；以及第三输入端，其接收至少在第一延迟时钟信号升高时处于高的第二延迟时钟信号。

主权项

一种缓冲器电路，所述缓冲器电路包括：第一输入端，所述第一输入端接收第一时钟信号；输出端，在所述输出端产生呈现期望占空比的对应的输出时钟信号；第二输入端，所述第二输入端接收不同于所述第一时钟信号的第二时钟信号，其中所述第二时钟信号相对于所述第一时钟信号延迟相位偏移量，并且其中基于所述输出时钟信号的期望占空比确定所述相位偏移量；以及第三输入端，其接收不同于所述第一时钟信号和所述第二时钟信号的第三时钟信号，其中所述第三时钟信号周期性地被激活以允许所述第二时钟信号中的转换从而设定所述输出时钟信号的所述期望占空比。