| 主权项 |
一种行解码电路，适用于一存储器装置，包括：多个行解码区块，分别包括多个行解码器，各该行解码器包括：一选择晶体管，该选择晶体管的第一源/漏极耦接一系统高电压，该选择晶体管的栅极接收一第一控制信号，并且该选择晶体管的第二源/漏极输出对应的一行选择信号至该存储器装置的一存储器阵列，其中该选择晶体管为一P型晶体管；至少一开关晶体管，多个该开关晶体管相互串联耦接于该选择晶体管的第二源/漏极与对应的一第一参考信号之间，并且多个该开关晶体管的栅极分别接收对应的一第二控制信号，其中多个该开关晶体管分别为一N型晶体管；以及一反相器，耦接对应的行解码区块中的该多个行解码器，接收一预充电信号，并输出该第一控制信号；其中，当该选择晶体管受控于该第一控制信号而导通时，设定该第一参考信号为高电平的该预充电信号，其中当各该行解码器于对应的行解码区块依据一存储器地址的一第一部分而未被选择时，各该行解码器所对应的该预充电信号及对应的该第一参考信号为高电平，当各该行解码器所对应的行解码区块被选择时，各该行解码器所对应的该预充电信号及对应的该第一参考信号为低电平，其中当各该行解码器所对应的行解码区块被选择且各该行解码器依据该存储器地址的一第二部分而未被选择时，各该行解码器所对应的该第二控制信号至少其一为低电平。 |
