一种基于FPGA并行处理的超宽带接收机同步方法

摘要

本发明涉及一种基于FPGA并行处理的超宽带接收机同步方法，其步骤为：1）在超宽带接收机帧同步模块内设置一比特量化模块、并行滑动相关模块和判决数据输出模块；接收端采用零中频方法，通过两路ADC转换器将接收到的模拟信号数字化后，进入FPGA通过高速串并转换模块进行1分4的串并转换；2）并行数字信号进入接收机内的一比特量化模块进行一比特量化；3）经一比特量化处理后的数字信号进入并行滑动相关模块实现数字信号滑动相关；4）判决数据输出模块对滑动相关后的数据求平方和后进行最大值搜寻，出现相关峰时完成同步。本发明能解决超宽带信号的高基带采样率在FPGA中处理速度受限的问题，可广泛在通信技术领域中应用。

主权项

一种基于FPGA并行处理的超宽带接收机同步方法，其包括以下步骤：1)在超宽带接收机的帧同步模块内设置1比特量化模块、并行滑动相关模块和判决数据输出模块；且超宽带接收机的接收端采用零中频方法，通过两路ADC转换器将接收到的两路模拟信号进行数字化后，数字信号进入FPGA后通过FPGA内置的高速串并转换模块进行1分4的串并转换后进入后续的并行同步接收；并行同步接收的输入端为实部四路信号，虚部四路信号，每一路同步头有效数据长度为32个；2)并行数字信号进入接收机内的1比特量化模块，由1比特量化模块对接收的数字信号进行1比特量化；3)经1比特量化处理后的数字信号进入接收机内的并行滑动相关模块实现数字信号滑动相关；所述并行滑动相关模块包括移位寄存模块和乘累加模块，所述移位寄存模块是通过采用八个移位寄存器对实部、虚部各四路1比特量化后数字信号进行移位寄存，实现滑动过程；每一路移位寄存器深度为32；新接收1比特量化后数字信号进入移位寄存器的最高位，其余1比特量化后数字信号向低位依次移一位；各个移位寄存器结构相同；4)接收机内的判决数据输出模块对滑动相关后的数据求平方和后进行最大值搜寻，当出现相关峰时即完成同步。