一种无功补偿智能控制装置的出口逻辑电路

摘要

本发明公开了一种无功补偿智能控制装置的出口逻辑电路，包括CPU、FPGA及复位芯片，CPU的并行总线接入FPGA中，复位芯片的复位信号接入FPGA；FPGA内部包括译码电路、两个D触发器及逻辑门电路；并行总线中的地址总线和控制信号接入译码电路，生成两个独立的片选信号，通过片选信号和并行总线中的数据总线可独立控制每个D触发器的输出；两个D触发器的输出信号接入逻辑门电路，逻辑门电路的输出接FPGA的输出管脚，进而驱动外部的开关电路；复位芯片的复位信号接两个D触发器的控制端。将FPGA引入出口逻辑电路的设计中，可做到内部电路灵活编程、外部管脚灵活输出，提高了设计的灵活性，所设计的电路具有占板面积小，成本低，抗干扰能力强、可靠性高的特点。

主权项

一种无功补偿智能控制装置的出口逻辑电路，其特征是，包括CPU、FPGA及复位芯片，所述CPU的并行总线接入FPGA中，复位芯片的复位信号接入FPGA；所述FPGA包括译码电路，所述并行总线接入译码电路，生成多个独立的片选信号；每个片选信号分别接一个D触发器，D触发器的输出信号接入逻辑门电路，所述逻辑门电路的输出接FPGA的一个输出管脚，进而驱动外部的开关电路；所述并行总线包括数据总线、地址总线及控制信号；D触发器的位数与数据总线的宽度相同，所述D触发器包括两个，分别为D触发器U1和D触发器U2；所述地址总线及控制信号通过译码电路生成两个独立的片选信号，两个片选信号分别接D触发器U1和D触发器U2的CLK端，D触发器U1和D触发器U2的D端都接数据总线，D触发器U1和D触发器U2的输出端分别输出Q1和Q2信号。