一种FPGA时钟网络设计

摘要

本发明本文提出了一种可编程逻辑器件中的时钟网络设计方案。为得到较小的时钟偏差以满足时序要求，在本设计中时钟网络采用了网状树的设计方案。在叶单元中加入的推挽结构能够滤除时钟毛刺，消除因耦合寄生效应而产生的噪声干扰，产生稳定的波形。此外还对时钟网络进行了可配置性设计，对一般可编程器件具有通用性。

主权项

一种FPGA时钟网络设计电路，采用H树和X树采用对称结构，都是先把时钟信号连到芯片的中心点，然后均衡互连线和缓冲器把参照时钟分布到每一个叶节点上，通过保证从根节点到达各叶节点的距离相等实现较小的时钟偏差，但是这两种结构的时钟树布线比较困难，负载难以协调一致，适用于小规模集成电路设计，平衡树采用顶层和模块级的驱动插入来平衡时钟偏差，可看出从时钟的根节点到模块的时间不相等，存在较明显的时钟偏差，适用于较大规模的集成电路设计，网状时钟树将同级分布节点连在一起，是获得较小时钟偏差较好的实用方案，适用于中等规模的集成电路设计。