| 摘要 |
半導体基板ＳＵＢに形成された溝ＴＲ１内の下部に制御電極ＧＥ１が形成され、溝ＴＲ１内の上部にゲート電極ＧＥ２が形成されている。溝ＴＲ１の側壁および底面と制御電極ＧＥ１との間には絶縁膜Ｇ１が形成され、溝ＴＲ１の側壁とゲート電極ＧＥ２との間には絶縁膜Ｇ２が形成され、制御電極ＧＥ１とゲート電極ＧＥ２との間には絶縁膜Ｇ３が形成されている。溝ＴＲ１に隣接する領域には、ソース用のｎ＋型半導体領域ＮＲとチャネル形成用のｐ型半導体領域ＰＲとドレイン用の半導体領域とがある。制御電極ＧＥ１に接続された配線は、ゲート電極ＧＥ２に接続された配線と繋がっておらず、かつ、ソース用のｎ＋型半導体領域ＮＲに接続された配線と繋がっていない。 |
