同步系统里的异步逐次逼近寄存器模数转换器（SAR ADC）

摘要

本发明提供的校正异步逐次逼近寄存器(SAR)模数转换器(ADC)，能够检测并校正亚稳态误差。模拟信号是由系统时钟同步采样的，但数据比特是异步转换的。有效检测器比较来自比较器的真和补输出，该比较器比较采样电压和由SAR的数字测试值产生的DAC电压。一旦真和补输出的差值超过一个逻辑阈值，那么有效检测器就触发一个VALID信号，其表示比较步骤已经完成。然后，比较结果被锁存作为一个数据比特，SAR向前进到下一个测试值。一旦已经转换了所有的数据比特，发出一个转换结束信号(EOC)。如果在系统时钟结束之前没有出现EOC，那么就检测到一个亚稳态误差。没有完成比较的当前数据比特被强制为高(High)，而所有其它未被转换的数据比特被强制为低(Low)。

主权项

一种亚稳态校正异步逐次逼近寄存器(SAR)模数转换器(ADC)，包括：一个模拟输入，用于接收一个模拟信号，以转换成一个表示所述模拟信号的数字值；一个采样保持电路，用于对所述模拟信号进行采样，以产生一个采样信号；一个逐次逼近寄存器(SAR)，用于存储并调整一个数字测试值；一个数模转换器(DAC)，其从所述SAR接收一序列所述数字测试值，并产生一个由所述数字测试值表示的DAC电压；一个比较器，其比较所述DAC电压和所述采样电压以产生一个比较结果；一个有效检测器，其在所述比较结果达到一个有效逻辑状态时产生一个有效信号，当所述比较器有一个亚稳态事件，且所述比较结果是亚稳态，还没达到所述有效逻辑状态时，所述有效检测器不产生所述有效信号；一个比特转换计数器，其通过统计每个系统时钟周期内产生的有效信号数目，而产生一个有效计数；一个转换结束信号，当所述有效计数等于要被转换的比特数目时，由所述比特转换计数器产生；一个在所述SAR内的原始数据寄存器，在所述有效信号产生时，其从所述比较器获取比较结果，其中对于产生的每个相继的有效信号，所述比较结果是相继的原始数据比特；一个数据校正器，其从所述原始数据和所述有效计数产生校正的数据，对于通过有效信号获取的比特，所述数据校正器从所述原始数据寄存器输出原始数据，对于没有收到有效信号的比特，与强制数据值并置连接；其中在下一个系统时钟周期开始，已经产生所述转换结束信号时，来自所述原始数据寄存器的原始数据被输出为表示所述模拟信号的数字值；其中在下一个系统时钟周期开始，还没有产生所述转换结束信号时，来自所述数据矫正器的校正数据被输出为表示所述模拟信号的数字值。