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一种用于双目标仿真的双通道数模转换器同步方法，所述双通道数模转换器包括第一数模转换器DA1和第二数模转换器DA2；所述第一数模转换器DA1和第二数模转换器DA2的数据转换速率为1.2GSPS；其特征在于，利用一个FPGA实现双通道数模转换器同步，所述FPGA包括DDS模块，数字鉴相器，相位控制状态机，相差处理状态机，时钟移相单元，DA1数据、时钟产生模块，DA2数据、时钟产生模块，IODELAY模块；所述数字鉴相器为通过所述FPGA的MMCM和ISERDES搭建的数字逻辑；所述IODELAY模块是输入/输出延迟单元模块，为FPGA的IO模块中包含的可编程的精确延迟单元；所述双通道数模转换器同步方法包括如下步骤：第一数模转换器向所述FPGA输出第一参考时钟REFCLK1，第二数模转换器向所述FPGA输出第二参考时钟REFCLK2；第一数模转换器DA1将时钟分频为600MHz的参考时钟REFCLK1，第二数模转换器DA2将时钟分频为600MHz的参考时钟REFCLK2；所述FPGA利用DDS模块产生单点频信号，即数字信号DDS DAT；所述FPGA将第一参考时钟REFCLK1作为FPGA的局部时钟，将第二参考时钟REFCLK2作为IO信号输入，并由局部时钟进行采样；通过数字鉴相器识别两路时钟的相位，具体方法是：将第一参考时钟REFCLK1作为数字鉴相器的采样时钟，将第二参考时钟REFCLK2作为数字鉴相器的输入，数字鉴相是靠相位控制状态机实现的，相位控制状态机通过控制时钟移相单元每移动一次采样时钟的相位，测量一次采样结果，通过检测数字时钟的相位突变判断DA参考时钟的相位变化，通过相差处理状态机输出相位差；所述DA2数据、时钟产生模块根据鉴相得到的相位差对第二参考时钟REFCLK2进行调整获得第二数据时钟DATCLK2，并将第二数据时钟DATCLK2输入至第二数模转换器DA2；DDS模块输出的数字信号DDS DAT直接输入至DA2数据、时钟产生模块；通过DA2数据、时钟产生模块产生输入至第二数模转换器DA2的数据信号；鉴相得到的相位差输入至IODELAY模块，通过所述IODELAY模块对DDS模块输出的数字信号DDS DAT进行数据相差微调，并将微调后的数据输入至DA1数据、时钟产生模块；DA1数据、时钟产生模块将第一参考时钟REFCLK1作为输出给第一数模转换器DA1的第一数据时钟DATACLK1，并产生与输出给第二数模转换器DA2的数据同步的数据信号；第一数据时钟DATCLK1与第二数据时钟DATCLK2保持同步。 |
