发明名称 |
半導体装置の製造方法、及び、半導体装置 |
摘要 |
2個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであり、自己整合で柱状半導体層上部を金属と半導体との仕事関数差によってn型半導体層もしくはp型半導体層として機能させる構造を持つSGTの製造方法と、その結果得られるSGTの構造を提供することを課題とする。柱状半導体層周囲とゲート電極とゲート配線上に第2のゲート絶縁膜を堆積し、前記ゲート配線上の一部の前記第2のゲート絶縁膜を除去し、第2の金属を堆積し、エッチバックを行い、前記柱状半導体層上の前記第2のゲート絶縁膜を除去し、第3の金属を堆積し、前記第3の金属と前記第2の金属の一部をエッチングすることで、第2の金属が前記柱状半導体層上部側壁を取り囲む第1のコンタクトと、前記第1のコンタクトの上部と前記柱状半導体層上部とを接続する第2のコンタクトと、前記ゲート配線上に形成された前記第2の金属と前記第3の金属からなる第3のコンタクトを形成する第6の工程を有することを特徴とすることにより、上記課題を解決する |
申请公布号 |
JPWO2015008387(A1) |
申请公布日期 |
2017.03.02 |
申请号 |
JP20140536016 |
申请日期 |
2013.07.19 |
申请人 |
ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. |
发明人 |
舛岡 富士雄;中村 広記 |
分类号 |
H01L21/336;H01L29/41;H01L29/78 |
主分类号 |
H01L21/336 |
代理机构 |
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代理人 |
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主权项 |
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地址 |
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