发明名称 コンパレータ、電子回路、及びコンパレータの制御方法
摘要 【課題】クロック信号のエッジタイミングがずれても正しい比較結果を出力できるダイナミックラッチコンパレータを提供する。【解決手段】コンパレータは、クロック信号に同期して動作し、2つの入力信号の大小関係に応じた大小関係を有する2つの電圧を2つのノードにそれぞれ生成する入力段回路と、クロック信号に同期して動作し、正帰還動作をすることにより2つのノードの2つの電圧の大小関係に応じた2つの出力信号を生成する正帰還回路と、2つのノードに電気的に接続され2つのノードの電圧変化速度を設定値に応じて変化させる調整回路とを含む。【選択図】図2
申请公布号 JP2017046046(A) 申请公布日期 2017.03.02
申请号 JP20150164854 申请日期 2015.08.24
申请人 富士通株式会社 发明人 檀上 匠
分类号 H03K5/08 主分类号 H03K5/08
代理机构 代理人
主权项
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