| 摘要 |
【課題】所望の性能を有するＰＬＬ回路を提供すること。【解決手段】ＰＬＬ回路１００は位相差を検出する位相比較器１１と、位相比較器１１に帰還する信号を生成する電圧制御発振器１２と、位相比較器１１と電圧制御発振器１２との間に配置され、比例パス２０、第１の積分パス４０、及び第２の積分パス３０との出力を加算する加算器５０を有するループフィルタ１０と、を備えている。第２の積分パス３０、及び第１の積分パス４０は、それぞれ累積加算器、ΔΣ変調器、ＲＣフィルタを備えている。ロック検出器３６は、ロック状態の検出を検出して、第１の累積加算器４２のゲインと第１のＲＣフィルタ４５の帯域とを制御するとともに、第２のΔΣ変調器３３への入力を固定値に切り替える。【選択図】図１ |
