存储控制器及其电力节约方法

摘要

本发明涉及使用比特误差的下边界的电力节约技术。获得读回比特序列以及电荷约束信息。至少部分地基于读回比特序列和电荷约束信息来确定与读回比特序列相关联的若干比特误差的下边界。比较下边界和与误差校正解码器相关联的误差校正能力阈值。如果下边界大于或等于误差校正能力阈值，则预测误差校正解码失败，并且响应于预测来配置组件以节约电力。

主权项

一种存储控制器，其包括：I/O接口，其被配置为从存储器读取比特序列，以获得读回比特序列；缓冲器，其被配置为从I/O接口接收读回比特序列，以及将读回比特序列传递至误差校正解码器；误差校正解码器，其被配置为对读回比特序列执行误差校正解码；以及解码失败预测器，其被配置为：至少部分地基于以下来确定与读回比特序列相关联的比特误差的数目的下边界：读回比特序列的电荷，其中，给定比特序列的电荷与给定比特序列中的1的数目与0的数目之间的差相关联；以及电荷约束信息，其包括与对应于读回比特序列的写入比特序列相关联的一个或更多个电荷；比较下边界和与误差校正解码器相关联的误差校正能力阈值；并且如果下边界大于或等于误差校正能力阈值，则执行以下中的一个或更多个：指挥误差校正解码器终止已经在读回比特序列上开始的误差校正解码；指挥缓冲器丢弃读回比特序列，其中误差校正解码器还未开始处理读回比特序列；或者指挥I/O接口取消读取与读回比特序列相关联的段。