一种用于全数字锁相环的低功耗鉴相器

摘要

本发明属微电子领域，涉及一种用于全数字锁相环的鉴相器；该鉴相器在保证鉴相器功能正确的前提下，能降低鉴相器的功耗。本发明对传统鉴相器进行了改进，其中累加型计数器的输出为各个参考时钟周期内原传统的计数器输出码值累加的结果，而不是单一的一个时钟周期之内的输出码值，因此累加型计数器可直接由DCO的输出信号驱动；交换了时间‑数码转换器的输出在数字鉴相器中的运算顺序，使整个鉴相器的运算步骤减少，从而降低了鉴相器结构的功耗，并使电路结构更加简单，易于实现。本发明所述鉴相器适用于全数字锁相环的电路设计，具有重要的实用价值。

主权项

一种用于全数字锁相环的低功耗鉴相器，其特征在于，包括：累加型计数器和时间‑数码转换器，其中的累加型计数器，直接得到同时，在电路实现时将运算改变顺序，将先做差后累加改变为先累加后做差，其运算公式为：其中，FCW为频率控制字,为累加的第K个时钟周期计数器的输出,σ_K+1为时间‑数码转换器在第K+1个时钟周期的输出；所述鉴相器的电路连接方式为：σ_K+1是TDC在第K+1个时钟周期的输出，而是累加型计数器在第K个周期的输出，将这两者相加再与FCW的累加结果做差，其中，所述的累加型计数器是计数器所有周期内输出的累加值，该累加型计数器直接由DCO的输出来触发。