| 摘要 |
본 발명은, 반도체 기판 상에서 공통된 층 내의 서로 다른 스트레스 상태를 갖는 n-타입 FET들(field effect transistors) 및 p-타입 FET들을 제조하는데 사용될 수 있는 방법들 및 그러한 방법들을 사용하여 제조된 반도체 구조 및 장치에 관한 것으로, 본 발명은 베이스 기판 상의 절연 층 상에 위에 놓인(overlying) 스트레인된 반도체 물질 층 내의 적어도 하나의 제1 핀을 형성하는 단계, 상기 적어도 하나의 제1 핀은 임계 길이 Lc 미만의 길이를 가지는 것; 상기 적어도 하나의 제1 핀을 형성하는 단계 후에, 상기 임계 길이 Lc 미만의 길이를 가지는 상기 적어도 하나의 제1 핀 내의(within) 스트레스의 이완을 야기하는 열 처리를 수행하는 단계; 및 상기 스트레인된 반도체 물질 층 내의 적어도 하나의 제2 핀을 형성하는 단계; 상기 적어도 하나의 제2 핀은 상기 임계 길이 Lc 초과의 길이를 가지거나, 또는 상기 적어도 하나의 제2 핀은 상기 열 처리를 수행하는 단계 이후에 형성되는 것을 포함하는 반도체 장치의 가공방법을 제공한다. |
