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一种基于VL的数据帧接收分析设备的分析方法，其特征在于，所述接收分析设备包括接口电路、FPGA模块、工控核心CPU和外部DDR3，所述FPGA模块包括帧识别校验模块、帧统计模块、定时及秒中断发生模块、帧捕获模块、分析模块和缓存模块，所述接口电路用于实现从网络数据的物理电信号到数字信号的转换；所述FPGA模块用于对所述数字信号进行VL数据帧的分析处理，并将实时捕获的数据存放到所述外部DDR3上；所述工控核心CPU用于本地电路的控制和配置；所述的FPGA模块用于对所述数字信号进行VL数据帧的分析处理，包括帧识别，同一VL数据帧的SN判断，冗余帧选取、帧统计、定时发生，按照AFDX协议标准对AFDX数据帧指定的VL数据帧进行数据帧完整性分析，错误分析，冗余帧判断及选取；在进行数据帧统计时候，采用硬件寻址初级检索和软件二次检索的方式，不用遍历整个VL统计RAM，减小软件负荷；所述接口电路用于实现从网络数据的物理电信号到数字信号的转换，即所述接口电路实现了对串行数据的并行化处理，其并行数据为8BIT，对应的同步时钟为12.5M；所述的FPGA模块接收分析时，缓存模块将2个接收通道的数据通过2个异步FIFO方式进行缓存，在FIFO输出端采用同一时钟进行读取，实现了不同接收通道的时钟同步；一种基于VL的数据帧接收分析方法，其特征在于，通过接口电路实现了从网络数据的物理电信号到数字信号的转换，FPGA模块实现VL数据帧的分析处理，并将实时捕获的数据存放到外部DDR3上，本地电路的控制和配置由工控核心CPU实现；其中，FPGA模块的硬件工作流程如下，步骤1、FPGA模块对接收到的VL数据帧建立初级索引表，其数据宽度为17 BITS，D[16]为代表该索引是否有效，D[15:0]代表该VL在次级索引表中的具体地址；步骤2、当接收到新的VL数据帧，则D16被置“1”，VL值作为初级索引表的地址，写入RX_VL_MAXVL+1，同时RX_VL_MAXVL+1，次级索引表按照此时的RX_VL_MAXVL指定地址分别写入VL_NO，RX_VL_COUNT,RX_ERR_COUNT；步骤3、如果接收到旧的VL数据帧，即初级索引表对应的VL_NO地址的D17已经为“1”，还是以VL值作为初级索引表的地址，FPGA模块读出初级索引表内的D[15:0]，作为次级索引表地址直接读出上次的RX_VL_COUNT,RX_ERR_COUNT；步骤4、软件读取统计值时候，工控核心CPU首先读取该次分析总共有多少种不同的VL，读取地址寄存器定义为RX_VL_MAXVL；工控核心CPU顺序读取RX_VL_NO,RX_VL_COUNT，RX_ERR_COUNT进行累加处理，处理后的结果分别代表对应VL的数据帧数量和错误帧数量；FPGA模块的软件工作流程如下，步骤1、接收分析开始以后，软件首先开始初始化所有的统计寄存器，确保检索表初始化，然后清除中断标志；步骤2、等待中断发生，如果没有中断业务，则进入通用服务例程，进行常规分析操作；如果有中断发生，跳转到步骤4；步骤3、停止分析命令检测到后，写停止分析控制位，软件停止分析操作；步骤4、如果有中断发生，软件首先清除中断标志，进入中断服务例程，读取基于VL的统计数据，并进行累加处理。 |
