发明名称 記憶制御装置、情報処理装置、および制御方法
摘要 【課題】同一の通信経路に異なる種類のメモリを接続した場合に、正常な動作を可能とする。【解決手段】演算処理装置から複数の記憶装置のうち送信先の記憶装置に対して発行されたリクエストを記憶部に記憶し、前記記憶部から前記リクエストを出力し、出力された前記リクエストを、前記送信先の記憶装置のレイテンシと前記複数の記憶装置のうち他の記憶装置のレイテンシとに基づいた遅延時間だけ遅延させ、前記共通の通信経路を介して前記送信先の記憶装置に送信し、前記リクエストを出力してから所定時間経過後、前記共通の通信経路を介して前記リクエストに対応するデータの送信または受信を行う。【選択図】図2
申请公布号 JP2017027373(A) 申请公布日期 2017.02.02
申请号 JP20150145418 申请日期 2015.07.23
申请人 富士通株式会社 发明人 森高 晃大
分类号 G06F13/16;G06F12/00 主分类号 G06F13/16
代理机构 代理人
主权项
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