| 摘要 |
【課題】信号線上の分岐点から各ＤＤＲ３メモリーモジュールまでの配線長が等長でない場合でも消費電力を抑制してデータ信号の反射を適切に抑制でき且つ容易に構成できる配線回路を提供する。【解決手段】制御回路４はデータ信号の出力先ではない一のＤＤＲ３メモリーモジュールのＯＤＴ機能を有効にする。配線回路１１内のＤＩＭＭソケット３は制御回路４と第一ＤＤＲ３メモリーモジュール２との間でデータ信号を伝送する信号線上の分岐点ＤＰ１に接続される。分岐点と第一ＤＤＲ３メモリーモジュールとの間に設けられたダンピング抵抗Ｒ２の抵抗値は、分岐点からＤＩＭＭ３０上の第二ＤＤＲ３メモリーモジュールまでの第一配線長Ｌ３に対する分岐点から第一ＤＤＲ３メモリーモジュールまでの第二配線長の比率に予め対応付けられた調整率と、第一及び第二配線長が等長の場合のダンピング抵抗の抵抗値として予め定められた基準抵抗値との積に定める。【選択図】図２ |
