一种抗单节点SEU加固的新型SRAM单元

摘要

本发明公开了一种抗单节点SEU加固的新型SRAM单元，其特征在于，包括新型存储单元、SRAM读写电路(1)、SRAM读写电路(2)，所述新型存储单元包括第一支路、第二支路、第三支路、第四支路，所述第一支路的输出端与所述第二/四支路的输入端相连接，所述第二支路的输出端与所述第一/三支路的输入端相连接，所述第三支路的输出端与所述第二/四支路的输入端相连接，所述第四支路的输出端与所述第一/三支路的输入端相连接，所述新型存储单元还包括节点A、节点B、节点C、节点D。本发明的电路中通过晶体管冗余来增加抗SEU加固的强度，当其中任一存储节点发生0至1和1至0的翻转，该结构都会具有正确的逻辑输出。

主权项

一种抗单节点SEU加固的新型SRAM单元，其特征在于，包括新型存储单元、SRAM读写电路(1)、SRAM读写电路(2)，所述新型存储单元包括第一支路、第二支路、第三支路、第四支路，所述第一支路、所述第二支路、所述第三支路、所述第四支路的一端分别接第一支路电源、第二支路电源、第三支路电源、第四支路电源，所述第一支路、所述第二支路、所述第三支路、所述第四支路的另一端均同时接地，所述第一支路的输出端与所述第二/四支路的输入端相连接，所述第二支路的输出端与所述第一/三支路的输入端相连接，所述第三支路的输出端与所述第二/四支路的输入端相连接，所述第四支路的输出端与所述第一/三支路的输入端相连接，所述新型存储单元还包括节点A、节点B、节点C、节点D，所述SRAM读写电路(1)分别与所述节点B、所述节点C相连接，所述SRAM读写电路(2)分别与所述节点A、节点D相连接；所述第一支路包括PMOS管P1、PMOS管P2、NMOS管N1、NMOS管N2，所述PMOS管P1的源极与所述第一支路电源相连接，所述PMOS管P2的源极与所述PMOS管P1的漏极相连接，所述PMOS管P2的漏极与所述NMOS管N1的漏极相连接，所述NMOS管N1的源极与所述NMOS管N2的漏极相连接，所述NMOS管N2的源极接地；所述第二支路包括PMOS管P3、PMOS管P4、NMOS管N3、NMOS管N4，所述PMOS管P3的源极与所述第二支路电源相连接，所述PMOS管P4的源极与所述PMOS管P3的漏极相连接，所述PMOS管P4的漏极与所述NMOS管N3的漏极相连接，所述NMOS管N3的源极与所述NMOS管N4的漏极相连接，所述NMOS管N4的源极接地；所述第三支路包括PMOS管P5、PMOS管P6、NMOS管N5、NMOS管N6，所述PMOS管P5的源极与所述第三支路电源相连接，所述PMOS管P6的源极与所述PMOS管P5的漏极相连接，所述PMOS管P6的漏极与所述NMOS管N5的漏极相连接，所述NMOS管N5的源极与所述NMOS管N6的漏极相连接，所述NMOS管N6的源极接地；所述第四支路包括PMOS管P7、PMOS管P8、NMOS管N7、NMOS管N8，所述PMOS管P7的源极与所述第四支路电源相连接，所述PMOS管P8的源极与所述PMOS管P7的漏极相连接，所述PMOS管P8的漏极与所述NMOS管N7的漏极相连接，所述NMOS管N7的源极与所述NMOS管N8的漏极相连接，所述NMOS管N8的源极接地；所述P2管漏极和N1管漏极的连接节点A分别连接所述PMOS管P4的栅极、所述NMOS管N3的栅极、所述PMOS管P7的栅极、所述NMOS管N8的栅极，所述P4管漏极和N3管漏极的连接节点B分别连接所述PMOS管P6的栅极、所述NMOS管N5的栅极，所述PMOS管P1的栅极、所述NMOS管N2的栅极，所述P6管漏极和N5管漏极的连接节点C分别连接所述PMOS管P8的栅极、所述NMOS管N7的栅极、所述PMOS管P3的栅极、所述NMOS管N4的栅极，所述P8管漏极和N7管漏极的连接节点D分别连接所述PMOS管P2栅极、所述NMOS管N1的栅极、所述PMOS管P5的栅极、所述NMOS管N6的栅极。