—种基于FPGA的S模式二次雷达解码器

摘要

本发明涉及一种基于FPGA的S模式二次雷达解码器，包括功率相位处理电路，其输入端与接收机的三路中频信号输出端相连，其输出端与脉冲处理电路的输入端相连，脉冲处理电路的输出端分别与S模式解码电路、二次雷达常规模式解码电路的输入端相连，S模式解码电路、二次雷达常规模式解码电路的输出端均与点航迹处理器的输入端相连。本发明还公开了一种基于FPGA的S模式二次雷达解码器的校验纠错方法。本发明所有的模块全部在一片可编程门阵列FPGA控制器中完成，充分利用FPGA控制器高速、高性能、并行处理的特点，提高了雷达处理的效率，具有结构紧凑，稳定性高，处理速度快，实现灵活等优点。

主权项

一种基于FPGA的S模式二次雷达解码器，其特征在于：包括功率相位处理电路，其输入端与接收机的三路中频信号输出端相连，其输出端与脉冲处理电路的输入端相连，脉冲处理电路的输出端分别与S模式解码电路、二次雷达常规模式解码电路的输入端相连，S模式解码电路、二次雷达常规模式解码电路的输出端均与点航迹处理器的输入端相连；所述功率相位处理电路包括用于分别接收接收机输出的△中频、∑中频、Ω中频信号的第一、二、三数字下变频，第一、二、三数字下变频的输出端分别与第一、二、三功率相位产生电路的输入端相连，第一功率相位产生电路的输出端分别与第一反STC补偿电路、幅相校正电路的第二输入端相连，第二功率相位产生电路的输出端分别与第二反STC补偿电路、幅相校正电路的第四输入端相连，第三功率相位产生电路的输出端分别与第三反STC补偿电路、幅相校正电路的第六输入端相连，第一、二、三反STC补偿电路的输出端分别与幅相校正电路的第一、三、五输入端相连；所述S模式解码电路包括S模式前导识别电路，其输入端与脉冲处理电路的第一输出端相连，其输出端与第一副瓣TTC抑制电路的输入端相连，第一副瓣TTC抑制电路的输出端与解码电路的输入端相连，解码电路的输出端与S模式纠错电路的输入端相连，S模式纠错电路的输出端与S模式异步抑制电路的输入端相连，S模式异步抑制电路的输出端与S模式代码装配电路的输入端相连，S模式代码装配电路的输出端与第一原始应答报告生成电路的输入端相连，第一原始应答报告生成电路的输出端与点航迹处理器的输入端相连；所述二次雷达常规模式解码电路包括S应答滤波电路，其输入端与脉冲处理电路的第二输出端相连，其输出端与框架识别电路的输入端相连，框架识别电路的输出端与第二副瓣TTC抑制电路的输入端相连，第二副瓣TTC抑制电路的输出端与置信度处理电路的输入端相连，置信度处理电路的输出端与交叠脉冲处理电路的输入端相连，交叠脉冲处理电路的输出端与幻影抑制电路的输入端相连，幻影抑制电路的输出端与异步抑制电路的输入端相连，异步抑制电路的输出端与代码装配电路的输入端相连，代码装配电路的输出端与第二原始应答报告生成电路的输入端相连，第二原始应答报告生成电路的输出端与点航迹处理器的输入端相连；所述幅相校正电路的第一输出端分别与鉴相器的第一输入端、脉冲处理电路的第一输入端相连，幅相校正电路的第二输出端与鉴相器的第二输入端相连，鉴相器的输出端与脉冲处理电路的第二输入端相连，幅相校正电路的第三输出端分别与第一噪声抑制及6dB检测电路、RSLS电路的第一输入端、脉冲处理电路的第四输入端相连，幅相校正电路的第四输出端分别与第二噪声抑制及6dB检测电路、RSLS电路的第二输入端、脉冲处理电路的第六输入端相连，幅相校正电路的第五输出端分别与第三噪声抑制及6dB检测电路、RSLS电路的第三输入端、脉冲处理电路的第八输入端相连，第一、二、三噪声抑制及6dB检测电路的输出端分别与脉冲处理电路的第三、五、九输入端相连，所述RSLS电路的输出端与脉冲处理电路的第七输入端相连。