一种高速互联总线的报文过滤系统及方法

摘要

本发明公开了一种高速互联总线的报文过滤系统及方法，包括译码模块、连接译码模块的冒泡模块、连接冒泡模块的合并模块、以及连接合并模块的转换模块；本发明高速互联总线的报文过滤系统通过对高速互联总线上传输的数据进行译码，保留有效数据报文，过滤其中的无效信息，并对过滤后的数据流通过异步FIFO做时钟域转换，将其从高速互联总线的高频时钟域转换到FPGA芯片核心逻辑的低频时钟域，降低了频率和资源的要求，从而解决了FPGA验证系统局限性的问题，提高了高速互联总线的设计灵活性。通过降低FPGA原型系统的风险和难度，缩短了产品的验证周期，提高了芯片投片成功率。

主权项

一种高速互联总线的报文过滤系统，其特征在于：包括译码模块、连接译码模块的冒泡模块、连接冒泡模块的合并模块、以及连接合并模块的转换模块；其中，译码模块按照点对点连接协议定义的报文编码对总线上接收端的并行数据进行译码，以单独标志标记每个报文是否有效；冒泡模块根据译码模块输出的位向量对总线并行数据进行重新排序，若报文类型为空报文，则进行冒泡操作，使空报文之后的有效数据报文位置前移，排除空报文位置上的空穴；合并模块的主要是将已经做完冒泡的有效报文数据与等待队列数据进行合并；转换模块通过异步FIFO将FPGA芯片内部分为完全独立的读时钟域和写时钟域，可以同时进行读写操作。