一种高速数据包过滤电路及方法

摘要

本发明提出了一种高速数据包过滤电路，包括：第一缓存器、第二缓存器、预置双口RAM、延时器和比较器，输入数据包括：包头、包尾、数据使能及8位宽数据；所述输入数据分成两路，一路送入所述第一缓存器缓存，另一路经所述延时器延时后与所述预置双口RAM中的过滤数据在所述比较器进行比较，比较产生的结果信号在包尾和同步时钟组合控制下送入所述第二缓存器缓存，并由所述第一缓存器输出数据中的包头信号和同步时钟组合控制所述结果信号的读出，再由读出信号控制所述第一缓存器输出的数据。本发明的高速数据包过滤电路仅用了一位宽的FIFO，简化了电路设计，降低设计成本。

主权项

一种高速数据包过滤电路，其特征在于，包括：第一缓存器、第二缓存器、预置双口RAM、延时器和比较器；输入数据分成两路，一路送入所述第一缓存器缓存，另一路经所述延时器延时后与所述预置双口RAM中的过滤数据在所述比较器进行比较，比较产生的结果信号在包尾与同步时钟组合控制下送入所述第二缓存器缓存，并由所述第一缓存器输出数据中的包头信号和同步时钟组合控制所述结果信号的读出，再由时钟信号控制所述第一缓存器输出的数据。