| 摘要 |
본 발명은 회로 기판 및 이를 구비한 반도체 패키지에 관한 것으로, 회로 기판은 적어도 하나의 반도체 칩이 실장되는 상면과 적어도 하나의 외부단자가 접속되는 하면을 포함한다. 상기 상면은 상기 반도체 칩과 전기적으로 연결되는 상부 도전 패턴이 제공된 상부 윈도우 영역을 포함하고, 상기 하면은 상기 상부 도전 패턴과 전기적으로 연결되는 하부 도전 패턴이 제공된 하부 윈도우 영역을 포함한다. 상기 상부 도전 패턴이 갖는 면적에 대한 상기 하부 도전 패턴이 갖는 면적의 비는 최대 1.5이다. |
