| 发明名称 | 半导体元件图案的制作方法 | ||
| 摘要 | 本发明公开一种半导体元件图案的制作方法，该制作方法首先提供一基底，该基底上形成有一硬掩模层与一牺牲层。随后，在该基底上形成多个间隙壁图案，且该多个间隙壁图案彼此互相平行。在形成该多个间隙壁图案之后，在该牺牲层内形成多个第一阻挡层，随后于该基底上形成多个第二阻挡层，且该多个第二阻挡层暴露出至少部分该牺牲层与至少部分该第一阻挡层。接下来，利用该间隙壁图案、该多个第一阻挡层与该多个第二阻挡层作为蚀刻掩模蚀刻该牺牲层与该硬掩模层，以于该基底上形成一图案化硬掩模。 | ||
| 申请公布号 | CN106298467A | 申请公布日期 | 2017.01.04 |
| 申请号 | CN201510282156.8 | 申请日期 | 2015.05.28 |
| 申请人 | 联华电子股份有限公司 | 发明人 | 傅子豪;郑宏本;朱启东;谢宗殷 |
| 分类号 | H01L21/033(2006.01)I | 主分类号 | H01L21/033(2006.01)I |
| 代理机构 | 北京市柳沈律师事务所 11105 | 代理人 | 陈小雯 |
| 主权项 | 一种半导体元件图案的制作方法，包含有：提供一基底，该基底上形成有一硬掩模层与一牺牲层；在该基底上形成多个间隙壁图案(spacer pattern)，且该多个间隙壁图案彼此互相平行；在该牺牲层内形成多个第一阻挡层(blocking layer)；在该基底上形成多个第二阻挡层，该多个第二阻挡层暴露出至少部分该牺牲层与至少部分该第一阻挡层；以及利用该间隙壁图案、该多个第一阻挡层与该多个第二阻挡层作为蚀刻掩模蚀刻该牺牲层与该硬掩模层，以于该基底上形成一图案化硬掩模。 | ||
| 地址 | 中国台湾新竹市新竹科学工业园区 | ||