半导体存储装置的地址延迟电路

摘要

本发明提供一种半导体存储装置的地址延迟电路，包括：第一组控制脉冲发生单元，所述第一组控制脉冲发生单元被配置成在输入第一组列地址选通脉冲且经过与时钟的一个周期的第一设定倍数对应的时间之后产生第一控制脉冲；第二组控制脉冲发生单元，所述第二组控制脉冲发生单元被配置成在输入第二组列地址选通脉冲且经过与时钟的一个周期的第二设定倍数对应的时间之后产生第二控制脉冲；第一地址存储单元，所述第一地址存储单元被配置成响应于第一控制脉冲来接收和储存第一组外部地址，且输出第一组内部地址；以及第二地址存储单元，所述第二地址存储单元被配置成响应于第二控制脉冲来接收和储存第二组外部地址，且输出第二组内部地址。

主权项

一种半导体存储装置的地址延迟电路，包括：第一组控制脉冲发生单元，所述第一组控制脉冲发生单元被配置成在输入第一组列地址选通脉冲且经过与时钟的一个周期的第一设定倍数对应的时间之后产生第一控制脉冲；第二组控制脉冲发生单元，所述第二组控制脉冲发生单元被配置成在输入第二组列地址选通脉冲且经过与所述时钟的一个周期的第二设定倍数对应的时间之后产生第二控制脉冲；第一地址存储单元，所述第一地址存储单元被配置成响应于所述第一控制脉冲来接收和储存第一组外部地址，且输出第一组内部地址；以及第二地址存储单元，所述第二地址存储单元被配置成响应于所述第二控制脉冲来接收和储存第二组外部地址，且输出第二组内部地址。