一种用于模乘和模平方的快速模约简算法电路

摘要

本发明公开了一种用于模乘和模平方的快速模约简算法电路，该电路结构包括乘法或平方的部分积产生电路，2个m+1位的二输入与门阵列，m+1个两级CSA加法单元，m+2个FA全加器单元，以及m+3个扫描触发器。本发明针对m位大素数P可以采取从高位到低位约简的方法，可以在乘法和平方运算的同时对其结果进行约简，从而避免了对乘法和平方结果单独进行约简的过程，减少了模乘和模平方的时间；同时，省去了专门的模约简电路模块，降低了电路面积。

主权项

一种用于模乘和模平方的快速模约简算法电路，其特征在于：包括乘法或平方的部分积产生电路、2个m+1位的二输入与门阵列、m+2位的全加器单元FA以及m+3位的扫描触发器；2个m+1位的二输入与门阵列的输出端上连接有用于将4个多位加数压缩成2个加数的m+1位的4‑2压缩器；二输入与门阵列的一个输入端分别与扫描触发器的第m+1位和第m+2位的输出端相连，另一个输入端与m位的大素数P的补码Pb相连；2个m+1位的二输入与门阵列的输出端、部分积产生电路的输出端以及扫描触发器前m+1位的输出端均连接到4‑2压缩器的输入端上；4‑2压缩器的输出端与全加器单元FA的输入端相连，全加器单元FA的结果输出端与扫描触发器的输入端相连；其中，160≤m≤15360。