| 摘要 |
본 발명은 적층된 층으로 이루어진 반도체 구조를 포함하는 이질접합 전계효과 트랜지스터를 제작하는 프로세스에 관한 것으로, - 버퍼층(2), 채널층(3) 및 장벽층(4)을 기판층(1) 상에 제공하는 단계로서, 상기 층들은 GaAlInN 타입의 6각 결정 구조를 갖는 물질로 이루어지고, - 장벽층 상에 증착된 유전체 마스킹층(5)에 개구를 형성하는 단계; - 게르마늄으로 도핑된 6각 결정 구조를 갖는 반도체 물질(6, 6'), 즉, GaAlInN을 마스킹층에 형성된 개구에 의해 정의된 성장 영역 상에 고온 에피택시에 의해 성장시키는 단계; 및 - 에피택시에 의해 증착된 물질 상에 소스 또는 드레인 접촉 전극(15, 16)을 증착하고, 성장 영역 바깥의 위치에 게이트 전극(13)을 증착하는 단계;를 포함한다. |
