| 主权项 |
一种时域荧光寿命成像结构，其特征是，由集成像素阵列、数据总线、锁相环PLL(Phase Locked Loop)阵列和时序控制单元组成，并集成在成像芯片上；其中，PLL阵列共用相同的参考时钟输入，每个PLL的控制电压信号与相同行集成像素内的TDC控制电压端相连；时序控制单元用于控制调节成像芯片工作流程，数据总线用于像素阵列的数据读出；每个集成像素的寄存器组通过多路选择开关MUX(Multiplexer,MUX)与数据总线相连，多路选择开关MUX由行选、列选信号控制；集成像素由SPAD感光器件、主动淬灭与复位电路、基于门控环形振荡器GRO的时间量化单元、一组P位计数器A、一组Q位计数器B、一组(P+Q)位寄存器构成；其中，GRO采用基于MOS晶体管开关调控的反相器结构，奇数数目的GRO首尾相连组成一个环形振荡器作为时间量化单元，环路内的GRO共享同一控制电压；P位计数器A用于记录探测到的总光子数，Q位计数器B用于累加光子到达时间的总量化码值；淬灭电路用于监测SPAD的雪崩倍增过程并及时关闭雪崩电流；SPAD的输出同时连接到时间量化TDC组与P位计数器A；TDC组的输出连接到Q位计数器B；两组计数器的输出通过多路选择开关连接到(P+Q)位寄存器组，多路选择开关由时序控制单元提供时钟信号。 |
