一种过采样数据时钟恢复的FPGA实现系统及方法

摘要

本发明公开了一种过采样数据时钟恢复的FPGA实现系统及方法，它包括设置在FPGA内的差分信号转换模块、可编程输入延时单元、输入串并转换模块及固定模式时钟管理模块，所述差分信号转换模块连接可编程输入延时单元，所述可编程输入延时单元连接输入串并转换模块，所述输入串并转换模块连接固定模式时钟管理模块；通过差分信号转换模块将外部送入FPGA的输入差分信号进行缓存处理分成差分的2个FPGA内部的差分信号；针对FPGA芯片上不能提供充足的GE口专用管脚问题，设计出一种通过普通IO也能实现数据时钟恢复的方法；利用普通IO做数据恢复，可以灵活满足各种需求，在实现数量上不再局限于芯片自带的专用管脚。

主权项

一种过采样数据时钟恢复的FPGA实现系统，其特征在于：它包括设置在FPGA内的差分信号转换模块、可编程输入延时单元、输入串并转换模块及固定模式时钟管理模块，所述差分信号转换模块连接可编程输入延时单元，所述可编程输入延时单元连接输入串并转换模块，所述输入串并转换模块连接固定模式时钟管理模块。